PCIe Gen5/6 IBIS-AMI关联方法
PCIe Gen5/Gen6 DSP IBIS-AMI 模型如何实现高精度关联？这套方法论值得关注
导语
IBIS-AMI 模型是高速 SerDes 链路仿真中不可或缺的工具，"但模型准不准"始终是工程师最关心的问题。对于 DSP 架构的 PCIe 接收机，传统的环路（loopback）测试方法往往因为误码率过低而无法提供足够的统计数据来完成有意义的关联校准。DesignCon 2023 上，来自 Alphawave Semi 的 Adrien Auge 提出了一套基于 PCIe 标准应力眼图测试（Stressed Eye Test）的关联方法论，在 PCIe Gen5（32 GT/s）和 Gen6（64 GT/s）两个速率点上均实现了 lab-to-model 的定量关联。本文将系统拆解这套方法的核心思路与实现路径。
问题引入：DSP IBIS-AMI 关联的特殊挑战
对于 DSP 架构的 SerDes，IBIS-AMI 模型的建模策略通常采用抽象层方式——模型不是对真实架构的逐级复刻，而是保留信号处理链路的等效行为。这种策略的好处是模型寿命长、维护成本低、仿真吞吐量高，但也带来了更重的关联验证负担：模型内部的可调噪声参数需要精细调整，才能与实际硅片的性能表现对齐。
关联的核心难题在于：如何在实验室中抓到足够多的误码（BER）数据？
在之前的 112 Gb/s 测试芯片关联工作中，团队采用的是 loopback 方式——将发射机和接收机在片内环回，通过改变信道插损来获取不同 BER 下的性能点。但这个方法在 PCIe Gen5/Gen6 场景下失效了：当接收机在正常工作条件下运行时，BER 极低（远低于 1E-12），在合理的测试时间内根本收集不到足够的误码数来做统计回归。
增加信道损耗来人为降低 SNR 似乎是一个选项，但这会使链路偏离 PCIe PHY 的额定工作点，关联结果失去了工程意义。间接通过星座图外推 BER 虽然是另一种思路，但该方法难以扩展到实际的 SoC 产品中——一旦 IP 集成到完整的 SoC 中，DSP 内部的采样数据就不再容易获取。
方法论核心：给接收机来一场"应力测试"
解决方案并不复杂：给被测接收机施加一个受控的应力信号，使其 BER 抬高到可测量的范围，然后在仿真环境中复现完全相同的应力条件。
这套方法直接借用了 PCIe 基础规范中的接收机应力眼图测试（Stressed Eye Test） 流程。关键思路如下：
以 PCIe 规范定义的参考接收机为基准，在信号中注入确定的应力扰动
应力校准在 lab 和 simulation 中各自完成，确保两端输入信号条件一致
将 DUT（待测器件）的 IBIS-AMI 模型替换参考接收机，在相同应力下回归模型内部噪声参数
图1｜Motivation：为什么 DSP IBIS-AMI 模型的关联需要新思路——传统 loopback 在高性能 PCIe 接收机面前无法提供足够误码统计
图2｜DSP IBIS-AMI 建模策略：通过抽象层保留信号处理的等效行为，关键在于与真实硅片进行精细的噪声参数关联
图3｜模型数据路径：CTLE、VGA、Sat Amp、FFE、DFE 的等效行为建模，Baud-rate CDR 提供采样点，星座图 SNR 是唯一的性能评估入口
图4｜Figure of Merit：模型通过输出样本星座的 SNR 映射到 BER，NRZ 和 PAM4 使用不同的 BER 计算公式
为什么之前的方案行不通
下图清楚地说明了问题所在：37 dB 信道损耗下的 loopback 测试，误码计数为 0——没有任何可以用于统计回归的数据。
图5｜32GT/s 下 37dB loopback 测试的错误计数为零，无法提供关联所需的统计信息
而应力眼图方法则提供了一个可复现的、量化的手段，让 lab 和 simulation 在相同的信号条件下进行比较。
图6｜Proposal：利用 PCIe 应力眼图校准方法论，在实验室和 EDA 中复现相同的应力条件
为什么选择 100 MHz 单音正弦抖动？
方法论的关键是使用 100 MHz 单音正弦抖动（Sinusoidal Jitter，SJ） 作为主要的时序应力注入源。选择这个频率的原因在于 PCIe 接收机普遍采用的 Baud-rate CDR 架构——CDR 能够跟踪低频抖动但无法跟踪 100 MHz 这个频点的抖动，因此会直接转化为非理想的采样位置，导致 DSP 星座图 SNR 下降，从而产生可测量的 BER。
图7｜100MHz 单音正弦抖动对 SNR 的影响：CDR 无法跟踪该频率抖动，导致采样点偏移、星座图 SNR 降低
这意味着，通过测量 DUT 对 100 MHz SJ 的容忍度（Jitter Tolerance），可以直接获得一个对模型性能敏感的可量化指标，用于和实验室数据进行回归对比。
应力校准流程
校准流程遵循 PCIe 规范定义的结构：
图8｜应力校准框图：BERT 注入抖动（SJ/RJ），RF 耦合器注入差分噪声（DMI），示波器完成参考接收机后处理和眼图开度计算
校准过程的核心参数如下表所示：
| 参数 | 32.0 GT/s | 64.0 GT/s |
|---|---|---|
| SJ 100MHz pk-pk | 1~5 ps | 1~3 ps |
| RJ RMS | ≤0.5 ps | ≤0.25 ps |
| DMI 2.1GHz | 5~30 mVpp | 5~25 mVpp |
| Launch Voltage | 720~800 mVpp | 720~800 mVpp |
校准的目标是让参考接收机后处理后达到特定的眼图开度：
- 32 GT/s: 眼高 15 mV，眼宽 0.3 UI
- 64 GT/s: 眼高 6 mV，眼宽 0.1 UI（基于顶层眼图）
仿真侧的校准模型
要在 EDA 环境中复现 lab 的校准条件，需要在仿真侧构建一个等效的参考收发机 IBIS-AMI 模型。
图9｜参考收发机模型框图：实现 FIR 预置训练、CTLE 系列和 DFE tap 约束，与 lab 中的参考接收机后处理功能保持一致
参考模型的关键要素包括：
- 支持 PCIe 规范中定义的 10 种 FIR 预置（preset）的发射机模型
- 包含 CTLE + DFE 的参考接收机模型，DFE tap 满足规范中的幅度约束
- 全局优化环路：自动搜索最优 FIR preset + CTLE + DFE 组合
- 支持通过 IBIS 标准参数注入 Tx_Sj、Tx_Rj 和 DMI 差分噪声
32 GT/s 校准与关联结果
在 32 GT/s 上，lab 校准完成后的关键参数如下：
RJ: 16 mUIrms
DMI: 16 mVpp @ 2.1 GHz
Swing: 800 mV
SJ: 0.1 UI
FIR Preset: P7 (0, -0.1, -0.2)
仿真环境通过微调 DMI（17 mV）、RJ、SJ 等参数，达到与 lab 一致的眼图开度目标。
图10｜32 GT/s 仿真校准结果：EDA 后处理眼图开度达到目标（15 mV/0.3 UI）
一旦校准完成，将参考接收机替换为 DUT 的 IBIS-AMI 模型，开始回归。需要回归的两个模型内部噪声参数是：
- ADC 输入 RMS 噪声：0~25 mV
- CTLE 前 PSD 噪声：0~30 V²/GHz
图11｜32 GT/s 关联回归：扫描模型内部 ADC 噪声和 PSD 噪声，提取 100 MHz SJ 容忍度对比 lab 数据
回归结果表明：
- 每增加 10 mV ADC RMS 噪声，100 MHz SJ 容忍度下降约 90 mUI
- 每增加 10 V²/GHz PSD 噪声，容忍度下降约 20 mUI
- 通过回归可以提取出覆盖硅片 PVT 变化的三组 corner 参数，形成有意义的关联模型
64 GT/s 校准与关联结果
方法论扩展到 64 GT/s（PAM4 信令）时，校准范围和目标需要相应调整：
RJ: 3.5 mUIrms
DMI: 7.5 mVpp（lab）/ 8.5 mVpp（sim）
Swing: 800 mV
SJ: 0.05 UI（lab）/ 0.1 UI（sim）
FIR Preset: Q5 (0.042, -0.208, 0)
64 GT/s 的参考接收机使用更激进的 CTLE 曲线和 16-tap DFE，眼图评估基于 顶层眼图（top eye）。
图12｜64 GT/s 仿真校准结果：EDA 后处理顶层眼图开度达到目标（6 mV/0.1 UI）
回归范围收窄为 ADC 噪声 0~4 mV、PSD 噪声 0~10 V²/GHz。64 GT/s 的 BER 目标为 1E-6（而非 Gen5 的 1E-12）。
图13｜64 GT/s 关联回归：噪声参数回归范围收窄，100 MHz SJ 容忍度范围可覆盖硅片性能
在 64 GT/s 下，灵敏度趋势为：
- 每增加 1 mV ADC RMS 噪声，100 MHz SJ 容忍度下降约 25 mUI
- 每增加 10 V²/GHz PSD 噪声，容忍度下降约 50 mUI
基于目前已采集的数据，方法论已被验证在 64 GT/s 上具备可扩展性。
工程意义与 SIPI 启发
这套方法论对从事高速 SerDes 建模和关联验证的工程师有几点重要的启示：
1. 参考接收机是连接 lab 和 sim 的桥梁
PCIe 规范本身提供了参考接收机的定义，但将其转化为可执行的 IBIS-AMI 模型并在 EDA 中跑通全链路仿真，需要额外的工程投入。一旦完成，这套模型可以复用于多个项目的校准环节。
2. 应力注入是定量关联的前提
对于高性能 DSP 接收机，在额定工作点下 BER 太低，"等误码"是不现实的。主动注入受控应力将 BER 抬高到可测量范围，是解决 "无法关联系列" 的关键思路。这种方法不仅适用于 PCIe，也可以推广到其他高速标准。
3. 模型抽象层的价值与代价
抽象层建模策略（类似 IEEE COM / PCIe 参考接收机的方式）虽然牺牲了一定的架构精确度，但换来了更长的模型生命周期和更高的仿真吞吐量。代价是关联环节变得更加关键——模型内部的噪声参数需要足够精细的调谐能力，才能覆盖实际硅片的 PVT 变化。
4. 从单频点到全频段的展望
当前方法仅验证了 100 MHz 单音 SJ 这一个频点。要建立更完整的关联信心，未来可以扩展到完整的抖动容忍度曲线（JTOL mask）的多频点对比。
写在最后
DSP 架构的 IBIS-AMI 模型关联一直是高速链路仿真中的一个工程痛点。传统 loopback 方法面对高性能 PCIe 接收机时力不从心，间接外推方法又难以落地到实际产品。
Alphawave Semi 的这套方案保持 IBIS-AMI 建模流程和 FoM 计算方式不变，仅通过调整信道和输入信号的应力特性，就在 PCIe Gen5 和 Gen6 两个速率上实现了 lab-to-sim 的定量关联。其核心价值不在于提出全新的建模理论，而在于将规范定义的应力校准流程系统地引入到模型关联回归中，让 lab 和 sim 在同一套 "度量衡" 下对话。
这套方法虽然还有待扩展到更多频点和更完整的 PVT 覆盖，但已经为 DSP IBIS-AMI 模型的产品级关联提供了可工程化落地的路径参考。
参考论文
论文来源：Adrien Auge, Michael Klempa, Alphawave Semi，DesignCon 2023
论文题目：Rigorous Correlation Methodology for PCIe Gen5 & Gen6 DSP Based IBIS-AMI Models
感谢阅读。
来源：信号完整性设计
