数字实现博客 | 模块化魔法：借助 Genus 自底而上流程加速芯片设计

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本文翻译转载于：Cadence Blog

作者：Neha Joshi

坦白来说，采用自上而下的方式去攻克现代 SoC 设计，无异于试图一口气吃掉三层蛋糕一样——不仅混乱不堪、令人望而却步，最终还很可能让蛋糕沾满你的键盘。而 Cadence Genus 综合解决方案中自底而上设计流程应运而生：这一工程方案，就如同将那块蛋糕精准切成大小适中的、易于吃掉的小块。

但自底而上的流程到底是什么？

想象一下，你正在组装一艘宇宙飞船，区别于在车库里独自打造整艘飞船，你会让专业团队分别独立研发引擎、机翼乃至杯架。每个团队都会交付一个直接投入使用的模块——有时作为宏（.lib），有时作为接口逻辑模型（ILM）。而 Cadence 的解决方案可让你在顶层设计中轻松完成这些模块的“即插即用”集成，完全无需繁琐的临时调试。

从技术角度来看，Genus 中自下而上的流程具备以下核心价值：

可以独立综合各个子模块，生成准确的时序与物理模型（如 ETM、ILM、LEF、DEF 等）。
这些预综合完成的模块将集成到顶层设计中，彻底消除冗余综合步骤，显著节省宝贵的 CPU 运算资源。
Genus 支持多种流程类型：基于宏单元（.lib）的逻辑和物理流程，以及基于接口逻辑模型（ILM）和物理流程——包括与 Innovus 物理实现系统的无缝集成，以及借助 iSpatial 技术实现的物理感知建模。
最终成效如何？设计收敛速度显著加快，设计结果质量（QoR）大幅提升，团队工作得以并行推进——你终于能在咖啡变凉之前下班了。

最棒的一点是什么？

你完全不必通过破译“古老卷轴”般的晦涩文档，或是解读命令行中令人费解的报错信息来学习这一切。我们提供了一系列培训视频，以清晰的逻辑、实用的案例，以及恰到好处的技术细节，将复杂的知识拆解开来，让学习过程既专业又不失趣味。

你准备好征服设计的复杂性、惊艳你的团队，甚至让咖啡机都嫉妒你的高效了吗？欢迎来到 Genus 中自底而上综合流程的世界——在这里，模块化设计与最高生产力完美结合，而学习，只需观看一段视频即可开启！

为何选择自底向上？
因为自顶向下的方法已然过时

现代芯片设计类似于用积木组装宇宙飞船——只不过这些“积木”是 RTL 模块，且背后的风险与代价要高得多。Genus 综合解决方案所采用的自底而上思路，能帮助你将超大规模设计拆解为可管理的子模块，先对各子模块独立完成综合，再在顶层完成整体拼装。最终成效如何？更快的设计迭代、更优的结果质量（QoR），以及让所有参与者都能少些焦头烂额的顺畅体验。

自底而上的设计实践：
技巧、诀窍与避坑指南

参数化模块：防止参数不匹配导致设计成为“黑匣子”。通过正确配置 Genus 属性，确保模块间关联顺畅、协作稳定。
复杂端口：将端口扁平化处理，并统一子模块与顶层设计的命名规范，让集成流程一帆风顺。
可测性设计（DFT）和接口逻辑模型（ILM）：若插入 DFT 逻辑，需在顶层读取子模块的核心测试语言（CTL）文件；物理实现流程中，请始终使用 Innovus 生成的 ILM 文件。
版本兼容性：保持 Genus 和 Innovus 版本同步——将它们视作需要步调一致的舞伴，才能避免配合失误。

常见问题解答：
因为我们知道你会问

为什么使用接口逻辑模型（ILMs）？

ILMs 具备高精度、高效率的特性，同时能大幅简化调试流程。

ILMs 可以在任何设计阶段生成吗？

完全可以。可在布局前（prePlace）、时钟树综合前（preCTS）、时钟树综合后（postCTS）或布线后（postRoute）任一阶段生成。

若出现警告消息该如何处理？

请先检查相关设置；若仍有疑问，请访问 Cadence ASK 门户以获得技术协助。

在哪里观看这些视频

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奖励功能

短视频增强体验：通过短视频丰富 Genus 综合解决方案的使用体验：访问《Genus Synthesis Solution 视频库》。
免费在线培训：所有具有 Cadence ASK 账号的 Cadence 客户均可免费参加在线培训。对于讲师指导的培训课程（“直播式”或“混合式”），请随时与 Digital-Marketing-China@cadence.com 联系。
加速学习体验：准备好迎接高效加速学习体验吧！
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准备好进阶了吗？

拿起你最喜欢的饮料，让 Genus 综合解决方案带你领略自底而上设计的精妙。通过这些培训资料，你不仅能精通相关流程，更能享受这段学习之旅（甚至可能在过程中会心一笑）。

请谨记

在综合设计领域，自底而上不仅是一种流程——它更是一种设计哲学。依托 Genus，你始终在向成功稳步迈进！

来源：Cadence楷登

Aeva 采用 Cadence Tensilica Vision DSP 提升激光雷达性能与能效

中国上海，2026 年 5 月 15日—楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，新一代传感与感知系统领导者 Aeva 已获得 Cadence® Tensilica® Vision DSP IP 授权，将用于加速其 4D 激光雷达系统的信号处理，为工业机器人与汽车应用提供灵活可扩展的解决方案。此项设计采用标志着业界在提供专为实时感知与自主系统而优化的高性能、低功耗激光雷达系统方面迈出了重要一步。激光雷达技术能够在机器人、自动驾驶汽车、工业自动化及其他边缘物理 AI 应用中实现精确的 3D 测绘与物体检测。该技术能提供高分辨率深度信息，因此成为安全与导航应用中不可或缺的技术。Aeva 的 4D 激光雷达技术更进一步，能够同时探测速度与位置，赋能自主设备做出更安全、更智能的决策。Cadence Tensilica Vision DSP[1] 以独特方式兼顾可编程性与性能，使 Aeva 能够为激光雷达处理流程增添灵活性、可扩展性和定制化能力。Cadence Tensilica Vision DSP 固有的低功耗架构和可定制的 Tensilica Instruction Extension (TIE) 语言，使其成为延迟和效率敏感的实时信号处理领域的理想选择。“Cadence 的 DSP 技术提供了我们所需的灵活性和性能提升，以突破感知的界限，并向我们的工业和汽车客户提供可扩展的解决方案，”Aeva 首席工程师 James Reuther 表示，“通过将 Tensilica Vision DSP 集成到我们的新一代激光雷达系统中，Aeva 可以同时利用 Cadence 高度可配置的硬件与全面的、经过优化的软件库套件，加速创新落地，更快将先进传感能力推向市场。”“Cadence 致力于赋能我们的客户为边缘和物理 AI 应用构建更智能、更安全、连接性更强的系统，我们期待与 Aeva 合作，通过其突破性的 4D 激光雷达技术重新定义感知技术，”Cadence Tensilica DSP 产品管理与市场营销总监 Amol Borkar 表示，“我们的 Tensilica DSP 助力 SoC 提供商在激光雷达等前沿、低延迟应用中提供差异化的性能和能效。”采用 Tensilica Vision DSP 的企业日益增多，Aeva 是这一行列的新成员，力图利用 Tensilica Vision DSP 推动工业机器人、自动驾驶及其他物理 AI 应用的创新。Tensilica Vision DSP 配备了行业领先的软件库，这些库针对神经网络、计算机视觉、SLAM、雷达和点云处理经过了优化。此外，Tensilica DSP 配备了第三代神经网络编译器，即 NeuroWeave SDK[2]，它能够执行在激光雷达领域日益普及的最新 AI 网络。Tensilica DSP 在 ADAS、雷达、音频和视觉处理方面一向表现出色，因此始终是高性能、低功耗和可定制处理器 IP 的首选解决方案。来源：Cadence楷登