Aeva 采用 Cadence Tensilica Vision DSP 提升激光雷达性能与能效_System_电路

Aeva 采用 Cadence Tensilica Vision DSP 提升激光雷达性能与能效

中国上海，2026 年 5 月 15日—楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，新一代传感与感知系统领导者 Aeva 已获得 Cadence^® Tensilica^® Vision DSP IP 授权，将用于加速其 4D 激光雷达系统的信号处理，为工业机器人与汽车应用提供灵活可扩展的解决方案。此项设计采用标志着业界在提供专为实时感知与自主系统而优化的高性能、低功耗激光雷达系统方面迈出了重要一步。

激光雷达技术能够在机器人、自动驾驶汽车、工业自动化及其他边缘物理 AI 应用中实现精确的 3D 测绘与物体检测。该技术能提供高分辨率深度信息，因此成为安全与导航应用中不可或缺的技术。Aeva 的 4D 激光雷达技术更进一步，能够同时探测速度与位置，赋能自主设备做出更安全、更智能的决策。

Cadence Tensilica Vision DSP^[1] 以独特方式兼顾可编程性与性能，使 Aeva 能够为激光雷达处理流程增添灵活性、可扩展性和定制化能力。Cadence Tensilica Vision DSP 固有的低功耗架构和可定制的 Tensilica Instruction Extension (TIE) 语言，使其成为延迟和效率敏感的实时信号处理领域的理想选择。

“Cadence 的 DSP 技术提供了我们所需的灵活性和性能提升，以突破感知的界限，并向我们的工业和汽车客户提供可扩展的解决方案，”Aeva 首席工程师 James Reuther 表示，“通过将 Tensilica Vision DSP 集成到我们的新一代激光雷达系统中，Aeva 可以同时利用 Cadence 高度可配置的硬件与全面的、经过优化的软件库套件，加速创新落地，更快将先进传感能力推向市场。”

“Cadence 致力于赋能我们的客户为边缘和物理 AI 应用构建更智能、更安全、连接性更强的系统，我们期待与 Aeva 合作，通过其突破性的 4D 激光雷达技术重新定义感知技术，”Cadence Tensilica DSP 产品管理与市场营销总监 Amol Borkar 表示，“我们的 Tensilica DSP 助力 SoC 提供商在激光雷达等前沿、低延迟应用中提供差异化的性能和能效。”

采用 Tensilica Vision DSP 的企业日益增多，Aeva 是这一行列的新成员，力图利用 Tensilica Vision DSP 推动工业机器人、自动驾驶及其他物理 AI 应用的创新。Tensilica Vision DSP 配备了行业领先的软件库，这些库针对神经网络、计算机视觉、SLAM、雷达和点云处理经过了优化。此外，Tensilica DSP 配备了第三代神经网络编译器，即 NeuroWeave SDK^[2]，它能够执行在激光雷达领域日益普及的最新 AI 网络。Tensilica DSP 在 ADAS、雷达、音频和视觉处理方面一向表现出色，因此始终是高性能、低功耗和可定制处理器 IP 的首选解决方案。

来源：Cadence楷登

交大 130 华诞｜从校友到产业实践者：Cadence 顾鑫与母校师生共话未来

2026 年 4 月 6 日，在上海交通大学建校 130 周年校友返校日之际，由上海交通大学集成电路学院（信息与电子工程学院）校友会与上海交大集成电路行业校友会联合主办的“XIN 创未来共谱华章——新一代信息技术下的产业协同和职业发展”行业论坛在思源湖畔顺利举行。图片来源：上海交通大学集成电路&信电学院微信公众号作为上海交通大学 1996 届本科校友，Cadence 全球研发副总裁、三维集成电路设计与分析事业部总经理顾鑫受邀出席论坛，与校地领导、校友代表及在校师生齐聚一堂，共同为母校百卅华诞送上祝福。在论坛分享环节，顾鑫结合自身长期深耕 EDA 与集成电路设计领域的实践经验，分享了对行业发展的观察与思考，并带来了 Cadence 革新性的新范式“AI for Design，Design for AI”。当 AI 反向赋能芯片设计，两者构筑的飞轮正在重构整个芯片设计的底层逻辑。图片来源：上海交通大学集成电路&信电学院微信公众号过去十年，半导体行业的重心在于如何“为 AI 应用设计芯片”（Design for AI），试图通过架构创新来喂饱算力饥渴。顾鑫提到，随着先进制程逼近 3nm 甚至 2nm 的物理极限，传统的 EDA 设计流程已遭遇“三重墙”的严峻阻碍：（1）复杂度墙：晶体管数量突破千亿量级，设计空间呈几何倍数爆炸。以苹果最新的 M3 芯片为例，其集成的 920 亿个晶体管已超出人类大脑的处理极限，传统人工设计只能触达局部最优，无法寻得全局最优解。（2）验证墙：验证工作量占据了 70% 以上的设计周期，且覆盖率依然存在盲点。过去，一颗复杂 AI 芯片的验证需耗时半年，编写数十万行测试用例并进行无数次仿真，即便如此仍可能在流片后暴露出导致上亿元损失的致命 Bug。（3）设计余量墙：为了规避制造波动，工程师不得不留出 10% 甚至 15% 的过大设计余量（Design Margin），导致芯片本可达到满分的性能，为了安全裕度被压制和浪费。而 AI 的介入，正在击碎这三重墙。顾鑫分享了 Cadence 最新的 ChipStack AI Super Agent，即全球首个端到端的 AI 设计超级代理。它能从高层设计需求出发，自动完成代码编写、测试平台生成、回归测试统筹、系统集成甚至 Debug 修复。顾鑫指出，EDA 行业的历次生产力革命通常带来 10 倍的效率跃升，而 AI 正在开启的第五时代，将是 10 倍乃至 100 倍的生产力提升。“AI for Design 不是简单的技术迭代，而是一场范式转移。”顾鑫表示，在 AI 驱动下，一两年内就可以看到全自动零人工干预的芯片设计商业项目落地。从交大校友到产业实践者，顾鑫回到交大的分享，将 Cadence 在“AI for Design，Design for AI”的产业实践带入上海交通大学的前沿科研环境，体现了校友对“饮水思源，爱国荣校”的回应，也体现了 Cadence 对高校生态及产学研协同的高度重视。面向未来，Cadence 期待与更多产业伙伴和青年工程师进行深度对话，在技术演进与人才成长的相互促进中，共同探索半导体产业长期发展的可能路径。来源：Cadence楷登