Hspice克服DDR5仿真挑战

     DDR5标准给模拟链路性能带来了几项挑战。双DIMM应用需要DFE来解析反射，以达到4400Mbps及以上的比特率。在写入过程中，DQS和DQ延迟不匹配，消除了有益的抖动跟踪，并使模拟中的眼图捕捉变得复杂。最后，接口必须在BER为1E-16的情况下进行表征。所有这些都在一个高度非线性的环境中发生，该环境主要由单端同步开关噪声SSN主导。

1、DDR5仿真挑战1：眼图不再是ball位置，而是DFE之后

2、DDR4之前，DDR写模式下，DQS边沿是对齐DQ中心的，DDR5开始DQS和DQ不再是完全对其，而是DQS超前DQ几个UI（tDQS2DQ）,这样电源对DQ和DQS差异会比较大，加重了PSIJ（电源导致的抖动）。

可以采取下面的措施改善PSIJ:从下面可以看出delay从几百ps减小到了几十个ps,PSIJ改善很多。

3、误码率要求更高1e-16，不可能通过瞬态仿真完成。

为完成上面的挑战，必须通过统计仿真进行，同时能够处理DFE,DC-offset(DFE判决在0V)，用DQS触发DQ（不像Serdes那样有CDR),还要处理不对称的上升下降沿和上面提到的PSIJ效应。

 Hspice可以完成上面的场景，瞬态和统计仿真结果对比如下：

无论ADS还是Hspice,你在仿真中有考虑这些因素对眼图的影响了吗？

参考：Overcoming DDR5 Simulation Challenges_Ellis