【仿真分析 Q&A】 迷你智库 I 05 瞬间阻抗不连续导致的 SI 问题

具有最小面积和最低功耗的高性能解决方案现已面向客户推出中国上海，2025 年 5 月 22 日——Cadence（NASDAQ：CDNS）近日宣布推出业界速度最快的 HBM4 12.8Gbps 内存 IP 解决方案，以满足新一代 AI 训练和 HPC 硬件系统对 SoC 日益增长的内存带宽需求。Cadence® HBM4 解决方案符合 JEDEC 的内存规范 JESD270-4，与前一代 HBM3E IP 产品相比，内存带宽翻了一番。Cadence HBM4 PHY 和控制器 IP 现已面向客户开放，具备业界领先的 12.8Gbps 性能，每比特的能效提升 20%，面积利用率提升 50%，同时 I/O 数翻倍，可显著增强整体带宽能力。新推出的 Cadence HBM4 IP 将 PHY 和高性能控制器作为完整的内存子系统解决方案。HBM4 PHY 将作为台积公司 N3 和 N2 工艺节点中的嵌入式硬核，而 HBM4 控制器将作为 RTL 软核。该解决方案具有一流的 12.8Gbps 数据速率，较现有 HBM4 DRAM 设备提升 60%，为设计人员提供充足的系统裕度，既支持速率的进一步提升，也可用于打造面向未来的 SoC 产品。高性能、低延迟架构包括 RAS 和 BIST 功能，用于现场微调内存子系统性能，优化数据中心运营。标准 HBM4 IP 产品支持各种类型的中介层设计实施选项，提供实验室软件，助力客户快速调试 SoC 内存子系统。“随着生成式和代理式 AI 应用迅猛增长，AI 工作负载增加，对内存带宽提出了更高的要求，亟需在不额外增加功耗的前提下提高 AI 硬件系统效率。Cadence 的 HBM4 解决方案不仅实现了高达 12.8Gbps 的卓越性能，同时在 AI 工厂重点关注的面积和功耗优化方面表现出色，满足对内存带宽持续增长的需求。”Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示。Cadence 的 HBM4 解决方案提供一套全面的交付项，可将 IP 快速集成到 SoC 设计，加快硅后调试工作。交付项包括一个参考中介层设计，该设计已在全功能测试芯片（由 HBM4 控制器、PHY、中介层和 HBM4 DRAM 设备组成）上以 12.8Gbps 的速率完成了验证。LabStation 软件具有丰富的功能和测试套件，有助缩短 SoC 硅后实验室调试时间，从而加快产品上市。Cadence 的 HBM4 PHY 和控制器已使用 Cadence 面向 HBM4 的 Verification IP（VIP）进行验证，能够提供快速的 IP 和 SoC 验证收敛。面向 HBM4 的 Cadence VIP 包括一个完整的解决方案，涵盖了从 IP 到系统级验证在内的全部流程，提供 DFI VIP、HBM4 存储器模型和 System Performance Analyzer 系统性能分析工具。来源：Cadence楷登