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Cadence与三星晶圆代工厂深化2nm及3D‑I合作,以满足激增的AI基础设施与物理 AI 需求

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此项多年期协议将扩展内存、NVIDIA NVLink-C2C 和先进接口 IP 产品,以及面向三星晶圆代工厂第二代 2nm 节点的代理式 AI 优化、GPU 加速的 EDA 和 SDA 流程,赋能下一代 AI 基础设施和物理 AI 设计。

     

中国上海,2026 年 6 月 2 日——Cadence(NASDAQ:CDNS)与三星晶圆代工厂近日宣布开发全套内存与接口 IP 产品组合,并针对三星晶圆代工厂第二代 2nm 工艺技术扩展 Cadence 代理式 AI 数字、定制、3D‑IC 以及系统设计与分析 (SDA) 流程的认证。此次合作将打造出一个签核就绪平台,为数据中心、边缘计算和智能设备领域的下一代 AI 基础设施及物理 AI 设计提供支持。


早在 2025 年,双方便已宣布 Cadence 工具和 IP 在包括第二代 2nm 在内的多个三星晶圆代工厂节点上获得认证。在此基础上,此项为期多年的新协议将进一步扩展 Cadence® 的内存与接口 IP 产品组合,其中包括支持 NVIDIA NVLink-C2C 的互连技术,以及采用 CUDA-X GPU 加速的库,全面覆盖高速 SerDes、PCIe®、UCIe® 以及所有主流内存接口,全面适配第二代 2nm 工艺节点。同时,该协议还将深化对已认证 Cadence 流程的支持,使生态系统合作伙伴能够以更高的性能、更低的功耗和更快的流片速度,实现大型 AI、HPC 及先进系统的设计。



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“AI 基础设施和物理 AI 正推动行业迈向先进节点和 3D‑IC 设计,这对容量、集成度和签核置信度的要求远胜以往。”Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示,“在与三星晶圆代工厂的后续合作中,我们将为共同客户提供经过生产验证的平台,助力他们更快将下一代 AI 和高性能计算系统推向市场。”

“面对 AI 基础设施和新兴物理 AI 应用领域需求暴增,客户越来越青睐于采用三星晶圆代工厂第二代 2nm 工艺来实现前沿 AI 设计。”三星电子执行副总裁兼晶圆代工设计平台负责人 Jongshin Shin 表示,“与 Cadence 扩大合作后,我们将提供一个包含先进内存、接口 IP 和 AI 优化流程的稳健半导体及 3D-IC 平台,以实现卓越的性能、效率和创新。”

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面向三星晶圆代工厂第二代 2nm 工艺节点的代理式 AI EDA/SDA 平台与 3D-IC 设计


Cadence 与三星晶圆代工厂将为第二代 2nm 工艺提供全面且经过认证的流程,包括 Cadence 用于数字实现的 Innovus™ Implementation System、用于模拟和定制设计的 Virtuoso® Studio、用于完整 3D‑IC 系统规划与实现的 Integrity™ 3D‑IC 平台、用于电源完整性及系统级功耗分析的 Voltus™ IC Power Integrity Solution 以及用于签核的 Quantus™ Extraction Solution 和 Tempus™ Timing Solution。

Cadence 实现了关键的第二代 2nm 设计特性,包括可用于在布局布线流程中进行毛刺功耗优化的 Innovus 系统和 Genus™ Synthesis Solution,以及可实现最佳性能、功耗和面积 (PPA)、并缩短周转时间 (TAT) 的智能分层流程。

三星 3D Cube-H 设计方案配备了一套完整的混合铜键合(HCB)技术系统规划、实现及签核流程,涵盖 Cadence Cerebrus® Intelligent Chip Explorer、Integrity 3D‑IC、Innovus Implementation、Voltus IC Power Integrity (ERA) 以及 Pegasus™ Verification System。该方案支持硅中介层的自动布线与优化,并确保分析、签核与验证环节之间实现更紧密的互联;借助 Tempus 和 Pegasus 解决方案,该方案能够提供值得信赖且极具信心的签核保障。


推进 NVLink-C2C 互连,赋能下一代 AI 基础设施


NVIDIA 正借助 Cadence 与三星晶圆代工厂携手扩展后的先进节点和 3D-IC 平台,通过 NVIDIA NVLink-C2C 和 CUDA-X GPU 加速功能提供高带宽互连——这些基础性技术不仅为下一代加速计算系统注入强劲动力,更进一步增强了整个生态系统制造高性能 AI 半导体的能力。



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“随着 AI 工作负载不断扩大、系统架构日益复杂,半导体生态系统需要能够同步应对先进节点仿真和设计复杂度的工具与平台。”NVIDIA 副总裁兼计算工程总经理 Timothy Costa 表示,“通过在三星晶圆代工厂第二代 2nm 平台上利用 Cadence 的 GPU 加速设计流程,我们正在不断优化下一代 AI 架构和高带宽互连的性能与交付。”

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赋能 Ambarella 的下一代边缘 AI 平台


Ambarella 正在开发下一代 2nm 边缘 AI 平台,旨在进一步巩固其在高性能、超低功耗 AI 感知及物理 AI SoC 领域的领先地位,从而服务于涵盖机器人、无人机、自主机器及先进传感应用在内的各类智能边缘系统。



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“Ambarella 的边缘 AI 战略专注于在最先进的工艺节点上提供业界领先的单位功耗性能、可扩展的 AI 加速以及强大的多传感器处理能力。”Ambarella 首席运营官 Chan Lee 表示,“我们将与 Cadence 和三星晶圆代工厂开展合作,为下一代 2nm 边缘 AI 提供 PCIe 5.0 IP,鉴于我们要应对该工艺节点在设计、验证和制造方面所面临的复杂挑战,这项合作显得至关重要。拥有签核就绪、协同优化的 IP 和工具解决方案,加上稳健且经生产验证的设计套件和 PDK,我们的团队能够充满信心地推进工作,降低风险,并专注于加速低功耗 AI 感知、物理 AI 和智能边缘计算等领域的创新。”

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Cadence 与三星晶圆代工厂在“2026 年三星先进晶圆代工生态系统”(SAFE)活动期间重点展示双方深化后的合作伙伴关系与设计赋能成果,通过技术会议和演示等方式呈现面向 GPU 加速 AI 工作负载的第二代 2nm 及 3D-IC 设计流程。   


来源:Cadence楷登

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首次发布时间:2026-06-12
最近编辑:4月前
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本文翻译转载于:Cadence Blog作者:Neha Joshi 坦白来说,采用自上而下的方式去攻克现代 SoC 设计,无异于试图一口气吃掉三层蛋糕一样——不仅混乱不堪、令人望而却步,最终还很可能让蛋糕沾满你的键盘。而 Cadence Genus 综合解决方案中自底而上设计流程应运而生:这一工程方案,就如同将那块蛋糕精准切成大小适中的、易于吃掉的小块。 但自底而上的流程到底是什么?想象一下,你正在组装一艘宇宙飞船,区别于在车 库里独自打造整艘飞船,你会让专业团队分别独立研发引擎、机翼乃至杯架。每个团队都会交付一个直接投入使用的模块——有时作为宏(.lib),有时作为接口逻辑模型(ILM)。而 Cadence 的解决方案可让你在顶层设计中轻松完成这些模块的“即插即用”集成,完全无需繁琐的临时调试。从技术角度来看,Genus 中自下而上的流程具备以下核心价值:可以独立综合各个子模块,生成准确的时序与物理模型(如 ETM、ILM、LEF、DEF 等)。这些预综合完成的模块将集成到顶层设计中,彻底消除冗余综合步骤,显著节省宝贵的 CPU 运算资源。Genus 支持多种流程类型:基于宏单元(.lib)的逻辑和物理流程,以及基于接口逻辑模型(ILM)和物理流程——包括与 Innovus 物理实现系统的无缝集成,以及借助 iSpatial 技术实现的物理感知建模。最终成效如何?设计收敛速度显著加快,设计结果质量(QoR)大幅提升,团队工作得以并行推进——你终于能在咖啡变凉之前下班了。 最棒的一点是什么?你完全不必通过破译“古老卷轴”般的晦涩文档,或是解读命令行中令人费解的报错信息来学习这一切。我们提供了一系列培训视频,以清晰的逻辑、实用的案例,以及恰到好处的技术细节,将复杂的知识拆解开来,让学习过程既专业又不失趣味。你准备好征服设计的复杂性、惊艳你的团队,甚至让咖啡机都嫉妒你的高效了吗?欢迎来到 Genus 中自底而上综合流程的世界——在这里,模块化设计与最高生产力完美结合,而学习,只需观看一段视频即可开启!为何选择自底向上?因为自顶向下的方法已然过时现代芯片设计类似于用积木组装宇宙飞船——只不过这些“积木”是 RTL 模块,且背后的风险与代价要高得多。Genus 综合解决方案所采用的自底而上思路,能帮助你将超大规模设计拆解为可管理的子模块,先对各子模块独立完成综合,再在顶层完成整体拼装。最终成效如何?更快的设计迭代、更优的结果质量 (QoR),以及让所有参与者都能少些焦头烂额的顺畅体验。自底而上的设计实践:技巧、诀窍与避坑指南 参数化模块:防止参数不匹配导致设计成为“黑匣子”。通过正确配置 Genus 属性,确保模块间关联顺畅、协作稳定。复杂端口:将端口扁平化处理,并统一子模块与顶层设计的命名规范,让集成流程一帆风顺。可测性设计(DFT)和接口逻辑模型(ILM):若插入 DFT 逻辑,需在顶层读取子模块的核心测试语言(CTL)文件;物理实现流程中,请始终使用 Innovus 生成的 ILM 文件。版本兼容性:保持 Genus 和 Innovus 版本同步——将它们视作需要步调一致的舞伴,才能避免配合失误。常见问题解答:因为我们知道你会问1为什么使用接口逻辑模型(ILMs)?ILMs 具备高精度、高效率的特性,同时能大幅简化调试流程。2ILMs 可以在任何设计阶段生成吗?完全可以。可在布局前(prePlace)、时钟树综合前(preCTS)、时钟树综合后(postCTS)或布线后(postRoute)任一阶段生成。3若出现警告消息该如何处理?请先检查相关设置;若仍有疑问,请访问 Cadence ASK 门户以获得技术协助。在哪里观看这些视频 前往 ASK 门户,获取深度技术干货、课程,以及能让你伴着最爱的零食从容解决问题的实用技巧。复 制如下链接至浏览器打开 ASK 门户:https://ask.cadence.com/奖励功能短视频增强体验:通过短视频丰富 Genus 综合解决方案的使用体验:访问《Genus Synthesis Solution 视频库》。免费在线培训:所有具有 Cadence ASK 账号的 Cadence 客户均可免费参加在线培训。对于讲师指导的培训课程(“直播式”或“混合式”),请随时与 Digital-Marketing-China@cadence.com 联系。加速学习体验:准备好迎接高效加速学习体验吧!获取数字徽章:完成培训后领取数字徽章,彰显你所积累的专业技能。 准备好进阶了吗?拿起你最喜欢的饮料,让 Genus 综合解决方案带你领略自底而上设计的精妙。通过这些培训资料,你不仅能精通相关流程,更能享受这段学习之旅(甚至可能在过程中会心一笑)。请谨记在综合设计领域,自底而上不仅是一种流程——它更是一种设计哲学。依托 Genus,你始终在向成功稳步迈进! 来源:Cadence楷登

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