intra-pair skew 补偿系数

PCIe 6.0 差分对等长，为什么不能只看物理长度？

导语

到了 PCIe 6.0 这一级别，差分对的“等长”已经不能只按几何长度来判断。即便两根线补成了相同的 mil 数，它们在电气上仍可能不等时，最终会直接反映到 EIPS、眼高和眼宽上。

Intel 这篇论文讨论的，正是一个很工程化的问题: 板级差分对出现 intra-pair skew 之后，布局工程师到底该补多少 saw-tooth bump，才能真正把电延迟补回来。

文章最有价值的地方，不只是证明“电延迟补偿优于物理长度补偿”，而是进一步给出一个可直接落地的补偿系数 CC 和两张查表规则，分别覆盖主走线区和 pin-field breakout 区。

问题从哪里来

在实际 PCB 布线里，差分对的两根线几乎不可避免会出现 intra-pair skew。论文指出，这类 skew 主要来自两类结构:

1. 1. pin-field breakout 区域的 via fanout。
2. 2. 主走线区域里的弯折结构。

作者还提到一个很容易被忽略的概念: running skew。也就是信号在传播过程中不断累积的对内偏斜。以 stripline 为例，一个 90 度转角大约就会引入 18 mil 左右的 skew；如果继续经过更多不对称弯折，运行中的最大 skew 可以到 54 mil 左右，而最终残留 skew 也可能接近 36 mil。

这意味着一个重要事实: 差分对 skew 并不是只在终点才出现，而是在布线路径上不断生成、不断叠加、也可能局部互相抵消。

 

图1｜PCB 差分对对内偏斜的两类主要来源: pin-field breakout 与主走线弯折

为了补偿这类 skew，工程上最常见的是 saw-tooth 结构，也常写成 3WnS bump。它的价值不只是“补长度”，更重要的是在密集区域内以较小占地完成补偿，同时尽量维持阻抗连续性。

 

图2｜用于差分对 skew 补偿的 saw-tooth 结构示意，论文采用 3WnS 形式进行分析

为什么 PCIe 6.0 不能只做物理长度补偿

传统做法通常是“哪条腿短了多少 mil，就在另一条腿上补回多少 mil”。这就是物理长度补偿。

但论文强调，物理长度相等 并不代表 电延迟相等。原因在于 source skew 结构和 saw-tooth 补偿结构，对应的电延迟效率并不相同。也就是说，两个结构即便贡献了同样的几何长度差，它们产生的电气 skew 也可能并不一样。

 

图3｜物理长度补偿追求长度相等，电延迟补偿追求到达时间相等

作者基于 PCIe 6.0 2-connector add-in card topology 做了完整链路仿真。该通道总 PCB 走线长度约 9.5 inch，在前段无 skew 区之后人为注入 source skew，再在后续位置放入 saw-tooth 结构进行补偿，比较两种策略:

1. 1. Physical length compensation
2. 2. Electrical delay compensation

结果很直接。在 37 mil source skew 的例子里，相比单纯的物理长度补偿，电延迟补偿可以带来大约:

1. 1. 2 ps 的 EIPS 改善
2. 2. 0.8 mV 的眼高改善
3. 3. 0.08 UI 的眼宽改善

其中 0.8 mV 的眼高改善，大约相当于 PCIe 6.0 眼图 mask 要求 6.5 mV 的 12%。这已经不是“理论上更好一点”，而是足以影响链路裕量分配的工程差异。

 

图4｜在 PCIe 6.0 双连接器拓扑中，电延迟补偿相对物理长度补偿表现出更好的 EIPS、眼高与眼宽

论文提出的关键抓手: EPM 与 CC

如果只停留在“电延迟补偿更好”这一步，布局工程师仍然很难落地，因为你还是得知道每一种 skew 结构和每一个补偿 bump 到底对应多少电气延迟。

为了解决这个问题，论文引入了两个核心量:

1. 1. EPM，即 EIPS per mil
2. 2. CC，即 Compensation Coefficient

其中:

• • EPM = EIPS(ps) / skew in length(mil)
• • CC = EPM(源 skew 结构) / EPM(saw-tooth 补偿结构)

这个定义的好处是，它把“电延迟补偿”重新映射回了布局工程师熟悉的“长度补偿”语言。

论文给了一个直观例子。对于一个 3W2S saw-tooth bump，在示例 stackup 下:

1. 1. 一个 bump 大约对应 5.55 mil 的对内偏斜
2. 2. 对应 0.55 ps 的 EIPS
3. 3. 因而 EPM ≈ 0.1 ps/mil

一旦知道源 skew 结构和补偿结构各自的 EPM，就能得到 CC。之后布局规则就可以写成一句非常实用的话:

需要补偿的 saw-tooth 长度 = source skew 长度 × CC

也就是说，真正需要的不是“补同样长”，而是“按 CC 放大后再补”。

主走线区域: CC 大约在 1.47 左右

针对主走线区域，作者把 bend 结构作为 source skew，采用 3WnS saw-tooth 作为补偿结构，并通过 DOE + Response Surface Method 研究以下变量:

1. 1. Core Dk
2. 2. Prepreg Dk
3. 3. Core/Prepreg 厚度
4. 4. 差分线宽和线距
5. 5. 弯折角度
6. 6. bump 高度

在 bump height = 2S 条件下，主走线区域的结论非常关键:

1. 1. source skew 结构的平均 EPM 约为 0.150653
2. 2. saw-tooth 结构的平均 EPM 约为 0.102871
3. 3. CC 的平均值约为 1.472477

更重要的是，作者发现主走线区域中的 CC 对 PCB 材料、线宽线距和 bend angle 都不太敏感。这就给“规则化落地”打开了空间。

在一个更接近实际量产波动的 Monte Carlo 设定里，若采用 4 mil core / 5 mil prepreg、5.2 mil / 6.7 mil 的 85 欧姆差分几何，且 3W2S bump 高度取 2S，则主走线区域 CC 的一百万组分布:

1. 1. 平均值约 1.4685
2. 2. 标准差约 0.0195
3. 3. 99.73% 置信区间大致落在 1.41 到 1.53

这意味着对主走线区来说，CC ≈ 1.47 已经是一个足够实用的工程规则。

例如，如果 P 线在主走线区出现 50 mil source skew，那么 N 线并不是补 50 mil，而是应该补 50 × 1.47 = 73.5 mil 的 saw-tooth 长度。论文给出的换算结果是，大约需要 13 个 3W2S bumps。

 

图5｜主走线区域的电延迟补偿经验规则: 4/5 mil core/prepreg、85 欧姆差分结构下 CC 约为 1.47

如果进一步按不同 stackup 做规则化，论文给出的主走线查表结果是:

1. 1. 3 mil / 4 mil core/prepreg, 4 mil / 5.6 mil 线宽线距时，CC ≈ 1.44
2. 2. 4 mil / 5 mil core/prepreg, 5.2 mil / 6.7 mil 时，CC ≈ 1.47
3. 3. 5 mil / 6 mil core/prepreg, 6.4 mil / 7.8 mil 时，CC ≈ 1.49

可以看到，在主走线区域里，CC 的变化幅度并不大，规则是相对稳定的。

Pin-field breakout 区域: 规则完全不同

论文特别强调，pin-field breakout 不能简单沿用主走线区域的规则。原因在于这里的线宽线距通常更小，典型值接近 3 mil / 3 mil，source skew 结构也从 bend 变成了 via fanout，因此 EPM 和 CC 都会明显变化。

在 pin-field 区域，作者分别研究了 3W2S 和 3W2.5S 两种补偿结构。

先看 3W2S:

1. 1. via fanout source skew 的平均 EPM 约 0.231028
2. 2. saw-tooth 的平均 EPM 约 0.072426
3. 3. CC 平均值约 3.25

如果采用 4 mil core 的情形，论文假设 pin-field source skew 约为 9.57 mil。此时要做电延迟补偿，需要在另一条腿上补 9.57 × 3.25 ≈ 31.1 mil 的 saw-tooth 长度。由于单个 3W2S bump 只能补约 2.49 mil，最后大约需要 13 个 bumps。

这说明一个很现实的问题: pin-field 做电延迟补偿是能补回来，但代价是 breakout 区域会变得很长。

于是作者进一步把 bump 高度提高到 2.5S。结果出现了非常有价值的工程改进:

1. 1. saw-tooth 平均 EPM 提升到 0.080123
2. 2. CC 平均值下降到约 2.92
3. 3. 单个 3W2.5S bump 可补偿约 4.82 mil
4. 4. 在相同 9.57 mil source skew 下，总 bump 数降到 6

也就是说，从 3W2S 换成 3W2.5S，pin-field breakout 里的补偿 bump 数几乎减半。这对 breakout 长度、布线资源占用，乃至相邻对之间的耦合管理，都会有直接帮助。

当然，这个优化不是没有代价。论文也明确指出，3W2.5S 虽然能减少 bump 数和 breakout 长度，但会带来更近的 pair-to-pair spacing，需要在实际 pin-field 密度和串扰风险之间权衡。

 

图6｜pin-field breakout 区域的经验规则与 bump 数对比，3W2.5S 相比 3W2S 可明显缩短补偿长度

按论文给出的查表规则，在 pin-field breakout 区域:

1. 1. 3 mil / 4 mil core/prepreg 时，3W2S 对应 CC=2.76, bump#=11，3W2.5S 对应 CC=2.44, bump#=5
2. 2. 4 mil / 5 mil core/prepreg 时，3W2S 对应 CC=3.27, bump#=13，3W2.5S 对应 CC=2.92, bump#=6
3. 3. 5 mil / 6 mil core/prepreg 时，3W2S 对应 CC=3.79, bump#=15，3W2.5S 对应 CC=3.39, bump#=7

可以看到，pin-field 的补偿强度显著高于主走线区，这也是作者坚持要把两类区域拆开处理的原因。

这篇论文对 SIPI 工程有什么启发

这篇论文最值得工程团队重视的，不只是“某个例子里眼图改善了多少”，而是它把一条长期模糊的经验规则，整理成了更可执行的设计方法。

第一，差分对等长 不能再只理解成几何长度相等。对 PCIe 6.0 这类高速 PAM4 链路而言，更关键的是两条线的电延迟是否真正匹配。

第二，source skew 和 补偿结构 的“每 mil 电气效果”并不一样，因此直接按长度一比一去补，很容易造成“长度对了，时序还没对齐”。

第三，布局规则应该分区域管理。pin-field breakout 和 main routing 的 source skew 机制、线宽线距、可用空间都不同，应该分别建立 CC 规则，而不是混成一套统一等长约束。

第四，这类规则非常适合进一步集成到布局工具。作者在论文结尾也明确建议，把主走线区和 pin-field 区的两张 look-up table 写进 layout software，让工程师能在分段布线时直接调用。

适用边界也要看清楚

这篇论文的结论很有工程价值，但它并不是在说“以后所有差分对都必须按同一个 CC 来补”。

至少有几个边界需要保留:

1. 1. 论文场景聚焦在 PCIe 6.0 板级链路，且分析对象是特定的 stripline 结构。
2. 2. 关键结论建立在给定的 Dk 范围、core/prepreg 厚度、85 欧姆差分几何以及特定 source skew / saw-tooth 结构定义之上。
3. 3. CC 的稳定性，是在论文设定的 DOE 变量范围内得到的，不应直接外推到完全不同的 stackup、材料体系或补偿拓扑。
4. 4. pin-field 中采用 3W2.5S 虽然能大幅减少 bump 数，但也会改变局部间距环境，仍需结合串扰与制造可实现性评估。

换句话说，这篇论文真正给行业的，不是一个“万能常数”，而是一种可迁移的建模思路: 先量化 source skew 与补偿结构的 EPM，再通过 CC 建立更合理的布线规则。

写在最后

如果说前几年大家还在讨论“skew 到底会不会明显影响高速链路”，那么到 PCIe 6.0 这一代，问题已经逐步转向“该怎么在真实 PCB 里把 skew 规则自动化、工程化”。

这篇论文给出的答案很务实:

1. 1. 先证明电延迟补偿确实值得做。
2. 2. 再把复杂的 3D 仿真问题，压缩成布局工程师可直接使用的 CC 查表规则。
3. 3. 最后把 pin-field 和主走线区拆开，形成可进入约束系统的分区补偿方法。

对做高速互连和 SIPI 设计的工程师来说，这是一篇很典型的“从机理分析走向设计规则”的论文。它不只是告诉你问题在哪里，更重要的是告诉你，规则应该怎样写进下一代 layout flow。

参考论文

论文来源：Xinjun Zhang, Wenwu Wang, Kai Xiao, Chenghai Yan, Weizhe Li, Jingbo Li, Mo Liu, Xiaoning Ye，DesignCon 2025
论文题目：Intra-pair Skew Electrical Delay Compensation for PCIe 6.0

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