IIC Shanghai 2026 | 算力浪潮下，Cadence 重塑芯片设计新范式

陈会馨指出，AI 的发展大致可分为三个递进阶段，且每个阶段都对半导体产业提出了全新需求。第一阶段是当前正在快速推进的 Infrastructure AI，核心是大规模数据中心和 AI 基础设施建设，对算力、带宽的需求呈现爆发式增长；第二阶段是 Physical AI，面向自动驾驶、机器人、无人机等具身智能应用，要求芯片具备更高的能效比和实时响应能力；第三阶段则是 Sciences AI，聚焦生命科学和复杂系统建模，需要芯片支持更复杂的计算场景和多维度数据处理。随着这三个阶段的逐步演进，半导体系统的规模和设计复杂度急剧上升，同时显著缩短了产品上市的时间。曾经支撑产业高速发展的摩尔定律红利，如今已难以单独满足产业发展需求，单纯依靠制程微缩已无法破解性能、功耗与成本之间的矛盾。在这一背景下，行业必须跳出传统设计思维，在架构、互连和设计方法等诸多方向上进行全面创新。无论是 EDA 工具还是 IP 在此过程中都将发挥关键性的作用。

演讲中，陈会馨以 Cadence 的 IP 技术为例，又深入介绍了 Cadence IP 在这场系统级创新变革中发挥的核心作用。陈会馨指出，当前的数据中心正在走向 AI Factory，其中的内部数据流动方式正在发生深刻变化。AI 工作负载的一个关键特点是高带宽、低延迟、缓存一致性的数据访问需求。这对互连协议的队列机制、P2P 能力和内存一致性都提出了新的要求。

因此，接口 IP、存储 IP 以及先进互连技术，在这场系统级创新变革中成为了核心的支撑力量。IP 技术不再是简单的设计模块复用，而是深度融入系统架构设计的核心环节，直接影响系统的 PPA（性能、功耗、面积）表现与上市周期。

立足产业发展趋势，Cadence 在数据中心与 HPC/AI IP 领域持续加大投入，构建了完善的 IP 产品矩阵，形成了覆盖接口 IP、存储 IP 与先进互连技术的全流程解决方案，为系统级创新提供全方位支撑。

在存储 IP 领域，Cadence 的 HBM3/HBM4、GDDR7、DDR5 等存储 IP，通过优化架构设计，实现了存储容量与读写速度的双重提升，同时降低了功耗，为高算力芯片提供了高效的存储支撑。以 HBM 为例，Cadence 不仅提供 PHY 或  Controller，而是提供完整的系统级解决方案，包括：HBM PHY 与 Controller 的深度协同面向先进工艺节点的成熟实现以及 Interposer 级别的封装与信号完整性优化。

在先进互连技术方面，新一代 Scale-Up + Scale-Out 技术快速演进。Cadence 能够在同一技术平台上，支持多种协议、多种速率、多个应用场景。无论是 112G、224G 的高速 SerDes，还是面向 AI / HPC 的控制器特性，帮助客户以更低风险、更快速度，构建下一代 AI 系统。

在高速接口 IP 领域，Cadence 持续推动技术迭代，紧跟 PCIe、CXL 等协议的升级步伐，推出的 PCIe 6.0/7.0、CXL 3.0/4.0 等高速接口 IP，具备超高带宽、低功耗、高可靠性的特点，可适配 AI 与数据中心的高带宽需求，同时提供灵活的配置选项，满足不同客户的定制化需求。

倪乐在题为《从大模型走向落地：Cadence Agentic AI 重塑芯片设计生产力》的演讲中指出，在人工智能与高性能计算驱动的新浪潮中，电子系统的复杂度呈指数级攀升，传统自动化工具正面临严峻的效率瓶颈。从前端逻辑验证到后端物理实现，再到复杂的跨尺度多物理场分析，如何让工程师摆脱繁复的迭代试错，已成为全行业亟待解决的课题。陈会馨也强调，这种复杂度的提升不仅体现在芯片本身，更延伸至芯片与系统的协同层面，从单一芯片设计到多芯粒、3D-IC 等系统级设计，每一个环节的复杂度都在指数级增长，传统设计范式的瓶颈日益凸显。

针对上述挑战，Cadence 打造以 Agentic AI 为核心的新一代全流程解决方案。在前端设计与验证领域，Cadence 推出 ChipStack^™ AI Super Agent。现在人们都热衷于“养龙虾”，ChipStack 就相当于一只芯片设计与验证领域的超级龙虾。它的突破在于：AI 不再只是辅助工程师，而是能够理解设计意图，并自主执行设计与验证任务。通过所谓的 Mental Model（心智模型），ChipStack 可以从规格文档、RTL，甚至系统级描述中，自动构建设计的行为模型，并在此基础上完成：设计与测试代码生成、验证计划创建、回归测试编排自动调试与修复等任务。更重要的是，这一切是深度集成在 Cadence EDA 工具体系之内，既支持本地部署，也支持云端，可以无缝融入客户现有的工程流程。这使用户在关键验证环节中，生产力可以实现数量级的提升。目前 ChipStack 的应用效果已经在用户中得到真实验证。

JedAI 平台则作为整个解决方案的核心大底座，承担着数据与 AI 能力的统一调度与整合功能，让 AI 能够真正理解上下文、理解数据。它提供了四个层面的 AI 赋能：大数据分析、生成式 AI 接口、优化引擎、开放平台，支持第三方工具和自定义AI模型的接入。它打破了工具间的隔阂，将 RTL 代码、网表、时序报告、波形文件、覆盖率数据甚至工程师的日志全部整合在一个统一的结构化数据库中，并支持跨迭代学习。

在模拟设计端，Virtuoso 平台融入 Agentic AI 技术，重塑了版图生成与节点迁移流程，能够自动优化模拟电路的性能、功耗与面积，破解模拟设计流程烦琐、对工程师经验依赖度高的痛点，大幅提升模拟芯片的设计效率与设计质量，适配 AI 时代对模拟芯片的高性能需求。

针对多物理场仿真与先进封装/PCB 设计的需求，Cadence 将智能优化能力通过 Optimality^™ 与 Allegro X AI 进行无缝延伸，通过电路优化、布局自动化、设计迁移、SKILL 代码生成等，将智能优化无缝延伸至多物理场仿真与先进封装/PCB 设计，实现系统级的高效收敛。

倪乐强调，Cadence 的新一代全流程解决方案，并非单一工具的智能化升级，而是以 Agentic AI 为核心，实现了各设计环节的深度协同与无缝衔接，形成了从芯片到系统的全链路智能设计能力。这种协同化的智能解决方案，不仅能够应对当前芯片设计的复杂度挑战，更能助力企业缩短设计周期、降低研发成本。

李玉童指出，人工智能与高性能计算的快速发展，正加速半导体产业从单芯片 SoC 向 2.5D、3D 及新兴 3.5D 多芯片架构的转变。随着单芯片工艺缩放在带宽、功耗和性能方面逐渐触及极限，基于 Chiplet 的异构系统与先进封装逐渐成为主流设计范式。然而，这类架构在系统规划、互连管理、供电网络、热分析、信号与电源完整性、机械可靠性以及全栈签核方面引入了前所未有的复杂性。

面对多芯粒设计的复杂困境，Cadence 率先推出业界第一个统一的端到端多芯片设计与分析解决方案——Cadence Integrity^™ 3D-IC 平台，以系统级思维破解架构转型难题。该平台基于多技术层级数据库，支持以芯片为中心和以封装为中心的设计方法，能够实现早期架构探索、自顶向下与自底向上的系统规划，以及基于 3Dblox 的标准化模块化设计。通过集成多物理场分析与经代工厂认证的设计流程，平台可在整个系统层级实现高置信度的实现与签核。

Cadence 3D-IC 方案不仅提供平台，更构建了可量产的标准化设计流程，并持续推出创新技术提升效率。总结来看，Integrity^™ 3D-IC 平台具备三大核心优势：一是系统级的规划能力，可实现Chiplet的模块化布局、互连拓扑规划与资源优化，支持 2.5D、3D 及 3.5D 等多种多芯片架构，帮助工程师在设计早期就完成系统级优化，规避后期设计风险；二是 AI 驱动的优化技术，将 AI 能力深度融入多芯片设计的各个环节，通过智能算法优化互连布局，大幅提升设计效率与设计质量，同时降低工程师的设计难度；三是全流程签核能力，整合了信号完整性、电源完整性、热可靠性、机械可靠性等多维度验证功能，实现多芯片系统的全栈签核，确保设计方案的合规性与稳定性。

李玉童强调，通过目前多个已量产的客户案例可充分印证该平台的价值，体现了统一平台架构在提升多芯片系统设计效率、可扩展性和设计确定性方面的独特优势。

这场由人工智能驱动的系统级创新变革，从单点技术，转向系统级创新，不仅是技术的升级，更是设计范式的革新。面对产业发展的新形势与新挑战，Cadence 不仅是一家 EDA 公司，正在成为以系统为中心、以 AI 为核心驱动力的技术平台公司。立足 AI 时代的产业需求，整合 EDA 工具、IP 技术与 AI 能力，推出从芯片到系统的可扩展高性能 AI 平台，形成了覆盖设计全流程的解决方案，为半导体企业提供从设计规划到落地量产的全链条支撑。