专家分享：Cadence与imec的3nm实现之路
Paul Mclellan
特别邀请Cadence资深博主Paul Mclellan分享关于Cadence热门技术和产品信息。
3nm测试芯片
3nm测试芯片
2015年10月Cadence与imec联合宣布全球首款5nm芯片成功流片，今年二月底，Cadence与imec再次联合宣布，下一代3nm测试芯片成功流片。该设计采纳Cadence Genus™ 综合解决方案和Innovus™ 设计实现系统，测试芯片采用业界通用的64-bit CPU设计，内置自定义3nm标准单元库。芯片的金属绕线间距最小仅为21nm。21nm 这一数字可能并不直观，如果对标单次曝光193nm光刻技术布线间距不得超过80nm这一要求的话，该设计方案有多么先进则可见一斑了。
与较早的5nm测试芯片类似，3nm芯片在研究 PPA目标时采用了 EUV及193i 多重曝光双假设的方案。要实现元件互联，变量和电阻（特别是触点/通孔）是最大的挑战。如需了解详细内容，请参阅我几个月前发布的一篇题为IEDM短期课程：5nm之后的博文。测试芯片的目的之一是测量并改进变量。用于3nm芯片的EUV 技术需要双重曝光，因为EUV“光”的波长为13.5nm；EUV也可以用来测试新的通路，以及钴和钌等新材料。
设计技术的协同优化
设计技术的协同优化
过去几十年里，制程工艺的扩展以及设计规则对内容库的丰富是摩尔定律发展的推动因素；但是现如今，仅依靠工艺扩展已经远远不够了。标准单元库的体积必须大幅缩小，布线通道数量也必须减少。为了实现这一目标，我们需要增加额外的、不需直接扩展的工艺特性，比如有源栅极上接触。特别指出一点，我们可以在 MEOL上增加超级通孔来实现优化。超级通孔是指跨越超过一层的通孔，占用面积最小，且无需在中间层布设金属结构。
有源栅极上接触（COAG）的最大优点是无需在栅极之外设置单独的栅极触点。英特尔在12月召开的IEDM上宣布，其10nm工艺（等同于市面上晶圆厂声称的7nm工艺）采用了有源栅极上接触。我预计，5nm 和3nm工艺将全面采用有源栅极上接触，部分二代7nm工艺也可能采用这项技术。
工艺与单元设计的交互之外，布局布线的方式也很重要。比如说，一定条件下，尽管空闲的布线通道会让单元面积变大，但在单元间采用空闲布线通道却可以减少布线面积，而布线效率的提高完全可以抵消空闲布线通道带来的单元面积增加。
EUV插入技术
EUV插入技术
各家晶圆厂都计划在未来的7nm芯片采用EUV插入技术，已经不是什么新鲜事；然而，大多数还是决定在初代7nm芯片采用传统光刻技术，但增加了无需修改设计规则实现 EUV交换的功能。据我估计，二代7nm芯片将采用EUV，并在某些层采用较为冒进些的设计规则，且不再支持浸没式光刻技术。
尽管5nm芯片仍有缺陷，距离完全就绪还需时间，但5nm采用EUV技术基本已经达成共识。EUV在过去数年进步明显（对此我持保留意见），我觉得这些问题将在接下来几年得到解决。
研发已经开始触及下一代技术，比如高数值孔径 EUV光刻技术（数值孔径是测量光刻系统的参数之一）。现如今，EUV光刻机的体积已经不小了；但高数值孔径EUV光刻机可能有两层楼高，对垂直空间会有更高要求。
1.5nm工艺
1.5nm工艺
下一个工艺节点又会给我们带来什么新的挑战？会是1.5nm吗？实际工作还并没有展开，现在的一切也仅仅来自我们的揣测。互补场效应晶体管（CFET）前景不错，这项技术将P和N晶体管垂直堆叠，一劳永逸的显著减少晶体管占用面积；但是，因为要在原先一个晶体管的空间堆叠两个，布线难度可能会增加，并抵消CFET技术在减少占用面积上的优势。就像之前提到在大型标准单元预留空闲布线通道的例子，布线有时候也会成为绊脚石。
FinFET很可能会被水平硅纳米线（也称环绕式闸极）取代。简而言之，未来的金属走线不再是圆柱型的，而是会被压扁成片状，既所谓的纳米线板。环绕式闸极的最大优势是在较低电压条件下提供同等驱动力，进而节省功耗。
填埋式电源轨也很有希望。7/5/3nm 时代，每隔几个布线通道就需要架设电源线，大量布线资源因此被消耗；而电源线间的布线通道数量也会随着制程的深入不断减少。因此，最好的方法既要提供电源，又不能占用太多布线资源。
