今天我就把文档里我觉得比较重要的内容整理出来,同时把源文件也分享给大家,希望对大家有帮助。
01


输入有两个10μF(C7、C8)+ 一个 0.1μF(C9)+ 一个 2.2nF(C10)。C9 对 40MHz 以上的 EMI 抑制效果很好,C10 能压 100MHz 以上的噪声。C10的值可以根据实际PCB寄生参数在2.2nF附近微调。
储能电感推荐8.2μH。选屏蔽电感或一体成型电感,直流电阻和磁芯损耗越小越好。
输出电容有三个22μF(C11、C12、C13)+ 一个 2.2nF(C14)。C14用来压 30MHz 以上的 EMI,值可以在1nF到100nF之间根据测试结果调整。
这里有个关键点:不同容值的电容并联,才能滤不同频段的噪声。10μF + 0.1μF + 2.2nF 这个组合不是随便写的。
02
下图是一个典型的能工作但EMI不行的布局。绿色框是输入电容,黄色框是储能电感,蓝色框是输出电容。这个layout主要有四个问题点:

电感和 SW 引脚的连接点。电感垂直放、L形或T形铜皮,都会形成直角。直角会导致阻抗突变,信号反射,EMI直接变差。
输出电容的地,离芯片PGND引脚太远。
输入电容的地,同样离PGND太远。
下图是这种布局的实测曲线,可以看到低频段和高频段都有明显超标。

那布局怎么优化呢?如果你的成本或工艺要求只能用单面布局,那就得注意输入滤波器和输出功率级之间的距离。

黄色箭头标出的距离不能小于15mm。输出功率越大,这个距离要越长。目的是防止输入输出功率电路的高频信号耦合到输入滤波器里,导致滤波器失效。
另外,输入滤波器的地和功率电路的地要彻底分开,最后在滤波之后的C点汇合,再连到功率电路的地。
来看看如下电路图,红色框是Ia环路,蓝色框是Ib环路。

A、B、C、D 四条线都要尽可能短。其中A线和D线的di/dt最大,要更严格,要又短又宽,降低 PCB 寄生电感。输入电容的 VIN+ 端口要尽可能贴近芯片引脚。一个输入电容靠近芯片,另一个跨接在 SW 上,保证 VIN 到 PGND 的路径最短。
B 点是整个环路里dv/dt最大的地方。 在满足散热和载流的前提下,铜皮面积越小越好,降低寄生电容。SW走线绝对不要打孔贯穿整个布线。 所有信号线和敏感器件都不要从SW走线或电感下面穿过,否则高频开关信号会通过寄生电容耦合过去,引起振荡。
C 点和 D 点的地也很关键,铜皮要又短又宽。
如下是实际PCB layout。

同时接地要处理好,信号地 AGND 和功率地 PGND 在实际 layout 中要分开,减少功率地的波动干扰信号地。
所有信号地的公共连接点最终汇聚到芯片的接地引脚,AGND连到散热焊盘。芯片散热焊盘是所有地线的公共连接点。功率地或输入输出电容要尽可能靠近芯片的PGND引脚。

下图是单面布局优化后的实测曲线,比原来干净了不少。

有些客户为了降成本、缩 PCB 尺寸,会用双面布局。输入滤波器尽量放在底层,减少输出高频部分对输入滤波器的耦合。红色框就是输入滤波器区域。

双面底层布局
B 点的 SW 线要尽可能短,输出电感尽可能靠近芯片。一个输入电容放在顶层靠近芯片 VIN 引脚,另一个放在底层。电容一端靠近芯片VIN输入,另一端靠近芯片PGND引脚的过孔,保证VIN到 PGND路径最短。

双面顶层布局
下图是双面布局的实测曲线,效果也不错。


这份报告里的实测曲线很有说服力,layout 改前改后的差别一目了然。如果你正在做 TPS2583X的方案,或者任何buck电路的layout,上面这些点都值得对照检查一遍。