2026年暑假，来活了，看看这道赛题怎么做？(2)

汉宁窗（Hanning Window）加窗后 FFT 的核心作用

1. 为什么要加窗？

原始直接 FFT 会出现频谱泄漏：信号截断相当于用矩形窗截取，矩形窗旁瓣衰减差，不同频率能量互相串扰，频谱毛刺大、分辨率差。

2. 汉宁窗优点

• 旁瓣衰减远优于矩形窗，大幅抑制频谱泄漏；
• 主瓣宽度适中，兼顾频率分辨率与泄漏抑制；

3. 加窗 FFT 完整流程

1. 生成时域信号；
2. 生成等长汉宁窗；
3. 信号逐点乘以窗函数；
4. 对加窗后信号做 FFT。

测量绕组 → 精密取样电阻(10Ω) → 仪表放大器 ──→ 低通滤波 ──→ 电平偏置(1.65V) ──→ ADC

注意：低通滤波的截止频率范围要设计好！

属于 Intel（原 Altera）Cyclone IV E 经济型中端 FPGA，65nm 低功耗工艺，内核 1.2V，商业级 0~85℃，FBGA484 封装（23×23mm）：

1. 逻辑资源

• LE 逻辑单元：15408 个，等效约 1.5 万门，属于 Cyclone IV 里中等容量；
• LAB 逻辑块：963 个，可搭建复杂状态机、协议控制器、并行数字逻辑。

1. 存储资源

• 片上 M9K 嵌入式 RAM：516Kbit（≈64.5KB），可做 FIFO、数据缓存、系数表、微型 ROM；
• 无硬核 DDR 控制器，需自己用逻辑搭 SDRAM/DRAM 接口。

1. DSP 运算能力（对你通信 / DSP 仿真最关键）

• 内置56 个 18×18 硬件乘法器；
• 可直接流水线实现：FIR/IIR 滤波器、FFT/IFFT、卷积、相关运算、调制解调（ASK/FSK/QPSK）、Viterbi 译码、RS 编解码、自适应均衡器；
• 单乘法器级联可做 36bit 乘加，适合可见光通信、基带信号处理。

1. 时钟与 IO

• PLL 锁相环：4 个，可倍频、分频、移相，最高内部时钟可达 472.5MHz，工程稳定跑 100~200MHz 毫无压力；
• 最大用户 IO：343 个，支持 3.3V/2.5V/1.8V LVCMOS、LVDS 差分、SSTL/HSTL 内存电平；
• 无高速 Serdes 收发器（不带 Gbps 高速串行），Cyclone IV GX 版本才有，这点要注意。

 

• 通信原理和数字信号处理课程验证：FFT 加窗频谱分析、多种窗实现、数字滤波器、调制解调；
• 通信基带处理：信道均衡、码间干扰消除、简单 Viterbi 译码；
• RS码和卷积码的编译码、块交织 / 解交织硬件实现；
• 数据采集、算法验证；

结合外置模块，扩展AD和DA功能，那么就可以做更多数字信号处理的事情了。这个开发板价格不贵，老师和学生应该都能承担。感兴趣的学生可以买，在家就可以玩起来，把通信和数字信号处理的知识都一一进行验证，毕业以后，你肯定是最受企业欢迎的那拨人。

最终幸运获奖，但我感觉要补的知识很多很多。还有不到一个月就开学了，大二学生正好开始学单片机了，那就连着FPGA一起学吧，期待未来能涌现出更多的电子工程师们。