448G封装互连设计
448G封装互连怎么做？Marvell把BGA和CPC都推到了100GHz以上
导语
448G 串行链路已经把封装互连推到了一个很难“靠经验继续放大”的区间。
一边，系统希望继续提升单通道带宽，以支撑 AI 加速器、交换芯片和数据中心互连；另一边，封装、BGA、PCB breakout、连接器、过孔和材料损耗，都在 100GHz 附近快速变成瓶颈。真正难的不是“某一段链路能跑多快”，而是从 die bump、封装走线、BGA/连接器、PCB 到另一端接收点的整条通道，是否还能保住足够的带宽、反射指标和实现边界。
这篇文章讨论的正是这个问题：当目标提升到 448Gb/s 时，传统 BGA 路径还能不能继续做下去？如果换成 CPC（co-packaged copper），收益又到底在哪里？
问题先摆清楚：448G 为什么会让封装突然变难
作者首先强调，448Gb/s 不是简单把 224G 再翻一倍。
如果继续沿着传统高速链路思路往上走，最先顶到天花板的往往不是 DSP，而是物理通道本身。论文与 slides 里给了一个很直接的对照：对于 448Gb/s 目标速率，PAM-4、PAM-6、PAM-8 对应的基础频率需求并不一样。PAM-4 需要更高带宽，PAM-8 虽然进一步压低所需频率，但会把 SNR 和实现复杂度推得更高，因此作者最终把 PAM-6 当作带宽效率与噪声容限之间的折中方案。
图1｜448Gb/s 目标下，不同 PAM 阶数对应的信号速率与基础频率需求，论文选择 PAM-6 作为带宽与 SNR 的折中
对封装工程师来说，这个选择背后的含义非常直接：
• 448G 已经把 Nyquist 一路推到接近 87GHz 量级，任何封装与板级过渡处的小失配都会被迅速放大。
• 大尺寸 ASIC 封装会带来更长的基板走线、更厚的 stack-up、更复杂的 via 结构，也就带来更高的插损与反射。
• BGA 不是单独的一个焊球问题，它连着 breakout、PCB 逃线、参考平面切换和机械翘曲约束，必须整体看。
• 想继续提高链路速率，不能只盯住一种“更先进”的连接形式，而要把电性能、制造和可靠性一起纳入。
两条路线：成熟的 BGA，和更激进的 CPC
论文评估了两类互连方案：BGA 与 CPC。
BGA 是现有高性能芯片和 PCB 之间最成熟的接口形式。它最大的优势不是“电性能最好”，而是机械顺应性强、工艺成熟、支持大 pin count，适合高产量产品。但到了 100Gb/s/lane 以上，焊球、电源地回流路径、过孔、逃线和封装层间过渡带来的寄生效应，会很快挤压可用带宽。
CPC 则走的是另一条思路。它用铜对铜互连替代传统焊球，目标是减少寄生、缩短高频信号路径，并提升高带宽下的场约束能力。代价也非常清楚：对对准精度、制造窗口、机械可靠性提出更高要求。
图2｜作者比较的两类 448G 封装互连路径：传统 BGA 路线与 CPC 路线
作者的判断其实很工程化：
• 如果优先级是成熟度、规模化和成本，BGA 依然是主路径。
• 如果优先级是极限带宽和更低寄生，CPC 更有潜力，但不是“白拿性能”，而是拿制造复杂度去换。
论文还特别说明，这项研究面向的是接近真实产品的封装环境，而不是理想化 coupon。其目标封装尺寸大约在 100 x 100 mm 量级，基板厚度超过 2 mm，层数超过 20 层，并同时考虑电性能和 warpage 约束。
图3｜研究采用了接近真实产品的封装截面，材料参数和铜粗糙度也基于既有测量结果校准
BGA 路线不是不能做，而是要把每个过渡点都榨干
在 BGA 路线里，作者没有只做单一场景，而是评估了两个系统配置：
1.
BGA + NPC：芯片经过封装和 BGA 落到 PCB，再接到 near-package connector。2.
Chip-to-Chip：芯片经过封装与 BGA 落到 PCB，再走向另一颗芯片。
这两个场景的意义不一样。
BGA + NPC 更接近模块化系统架构，方便外接光模块或其他高速子系统；Chip-to-Chip 则更接近端到端芯片互连，链路更短，也少掉了连接器本身带来的寄生。
但作者没有把结论写成“连连接器就一定不行”。相反，他们做的是更典型的 SI 优化路径：把真正决定带宽的几个断点逐一压下去，包括 package routing、via 结构、BGA 过渡和 PCB escape 区域。
对于 BGA + NPC 场景，论文给出的条件相当明确：
• die 侧通过 micro-bump 进入封装。
• 再通过 BGA 落到 PCB。
• PCB 侧额外走
6 mmtrace。• 仿真中 bump 侧终端为
85Ωdifferential load。• PCB 侧按 NPC 结构阻抗设置为
92.5Ωdifferential load。• 封装总厚度约
3 mm，采用 multi-layer core 结构。
在这一配置下，作者提取了从 die bump 到 PCB trace 的全通道 S 参数。结果是：在大约 95GHz 处，整个通道能做到约 -3 dB 的插损和约 -10 dB 的回损。
图4｜BGA + NPC 场景下的通道结果，论文给出的关键结论是在约 95GHz 处达到约 -3dB IL 与约 -10dB RL
这个结果的含义不只是“图上看起来还行”，而是说明在 448G PAM-6 目标下，传统 BGA 路径并没有被直接判死 刑。只要封装堆叠、via、焊球过渡和 PCB 逃线都做了系统级优化，BGA 仍然可以被推到非常接近 448G 所需的带宽区间。
更值得注意的是，Chip-to-Chip 配置里，论文同样得到接近的结论。该场景下 PCB 走线长度变成 12 mm，TX 与 RX bump 端都采用 85Ω differential termination，最终在约 95GHz 左右仍能拿到与前一场景相近的 -3 dB IL / -10 dB RL 级别表现。换句话说，作者不是只找到一个“勉强成立”的例子，而是在两种典型系统路径下都看到了可行性。
BGA 真正的短板，藏在几个被反复忽视的细节里
论文后面几组对比很值得封装 SI 工程师细看，因为它们都不是宏大叙事，而是工程里经常会吵很久的实际问题。
1. BGA 球径不是越大越稳妥
作者对比了 500um 和 600um raw ball diameter 两种情况。结论很直接：更大的 BGA 会加重过渡处不连续，带来更差的反射表现，影响在 50GHz 以下和 90GHz 以上尤为明显。
图5｜500um 与 600um BGA 尺寸对比显示，更小的球径更有利于 SI，但机械与可靠性代价仍需单独评估
这其实就是先进封装里经常面对的核心矛盾：电上希望更小、更紧凑、更低寄生；机械和可靠性上又希望焊点更稳、更有裕量。论文没有回避这一点，而是明确指出 BGA 优化不能脱离 warpage、结构强度和焊点可靠性单独讨论。
2. 同轴 PTH 不一定是万能答案
在很多高速设计讨论里，只要提到 vertical transition，大家很容易把 coaxial PTH 当成一个天然更优的选择。但作者的结论更克制：
• 在
100GHz以下，同轴 PTH 对 IL 和 RL 的确有帮助。• 到了大约
110GHz以上，这种帮助开始明显减弱。• 真正卡住更高带宽的，不再只是过孔几何，还包括介质损耗和 transition resonance 等更底层的问题。
slides 里也给出了一句很有意思的结论：如果信号过孔周围已经有足够的地过孔，coaxial PTH 对 roll-off frequency 的改善并不明显。这对工程实现非常重要，因为它提醒我们不要把制造更复杂的结构默认当成“高频一定更好”的路线。
CPC 的价值，不只是替代 BGA，而是重写垂直互连损耗结构
到了 CPC 部分，这篇论文的视角就从“如何把传统方案继续压榨”切换成“如果改互连形式，电性能上能换来什么”。
CPC 方案里，高速信号主要走在封装 core 之上的上层 build-up routing 中，通过更受控的互连结构降低高频寄生。论文给出的关键结果是：
• 在 TX 高速通道中，
RL < -10 dB。•
IL < -3.2 dB可以维持到大约85GHz。• 优化后通道带宽可达到约
105-110GHz。
图6｜CPC bump-to-connector 方案中，作者给出的结论是通道带宽可提升到约 105-110GHz
这个结果为什么重要？
因为 448G 讨论到最后，真正稀缺的不是“能不能把一段走线做得更漂亮”，而是全链路里每一个高频断点都不能太差。CPC 的优势就在于，它有机会从互连形式上减少焊球引入的寄生和不连续，把高频预算重新分配出来。
论文的 slides 还补充了一个更接近系统互连的场景：TX package + 200 mm cable + RX package 的级联通道。作者给出的结论是，在这类 CPC chip-to-chip 结构中，Nyquist 频点附近的插损大约可以控制在 -10 dB，并且 CPC cable 的损耗低于 PCB。
图7｜slides 补充展示了 CPC chip-to-chip 级联路径，包含 200mm cable 的系统互连场景
不过，作者并没有把 CPC 写成“下一代封装的唯一答案”。相反，论文和 slides 都明确提醒了它的边界：
• CPC 对对位精度更敏感。
• 制造复杂度和良率风险更高。
• 真实产品导入还要补系统级分析、机械分析和热分析。
也就是说，CPC 的逻辑不是“因为它更先进，所以必然替代 BGA”，而是“在 448G 甚至更高带宽目标下，它提供了一条值得认真评估的低寄生路线”。
这篇论文最值得记住的几个数字
如果只保留最关键的量化结论，我认为有下面几组：
•
448Gb/s目标下，论文选择PAM-6，对应 Nyquist 需求约86.66GHz。• 研究基于接近真实产品的封装条件：基板厚度超过
2 mm，层数超过20层，封装尺寸约100 x 100 mm。•
BGA + NPC场景中，约95GHz处实现约-3 dB IL与约-10 dB RL。•
Chip-to-ChipBGA 场景中，约95GHz处同样实现接近-3 dB IL / -10 dB RL的水平。• BGA 球径从
500um变到600um后，不连续性更重，反射问题更明显。• 同轴 PTH 在
100GHz以下有收益，但到约110GHz以上并没有继续显著扩展可用带宽。• CPC TX 通道里，
IL < -3.2 dB可保持到约85GHz，带宽可做到约105-110GHz。• slides 总结认为，BGA 与 CPC 两条路线都可以实现
100GHz以上的 roll-off frequency，而 CPC cable 的损耗低于 PCB。
图8｜作者在 slides 的总结页中强调，两条路线都已逼近或超过 100GHz 级 roll-off 频率，但真实产品导入仍有系统、制造、热与机械问题待解
对 SIPI 工程的启发
如果把这篇工作放回日常工程语境里，我觉得至少有四点启发。
第一，448G 时代讨论封装互连，不能再把 package、BGA 和 PCB breakout 分开看。论文里最有价值的地方，恰恰是它一直坚持看“全通道”，而不是只优化某个局部结构。
第二，不要把“更先进结构”自动等同于“更高带宽”。无论是更小 BGA、同轴 PTH 还是 CPC，它们都有自己的收益区间和代价边界。高频设计里最怕的是用更复杂的工艺，换来并不成比例的系统收益。
第三，传统 BGA 远没到不能做的阶段。只要封装 stack-up、材料、过孔、反焊盘和 escape routing 被系统性优化，BGA 在 448G 目标附近仍然能提供相当有竞争力的性能。
第四，CPC 真正值得关注的，不是“替代 BGA”这件事本身，而是它重新定义了高频垂直互连的损耗结构。这对未来更短距离、更高带宽密度的 AI 与数据中心封装，有现实意义。
写在最后
这篇论文并没有给出一条“一劳永逸”的 448G 封装答案，而是把问题拆得很清楚：
• BGA 还能继续做，但要把每一个不连续点都优化到位。
• CPC 的确更有潜力，但代价并不只是工艺更复杂，而是整个产品导入流程都要跟着升级。
• 真正决定路线选择的，不会只是眼图或 S 参数，而是电性能、制造、成本、热和机械约束的综合平衡。
更重要的是，这项工作目前仍然以仿真为主，作者也明确承认还缺少真实产品 bring-up 所需的系统级、制造、热和机械验证。因此，最合理的理解方式不是“448G 封装问题已经解决”，而是“产业界已经把 BGA 与 CPC 两条路线都推进到了可认真讨论产品化的门槛”。
对关注先进封装 SI/PI 的工程师来说，这正是最值得看的地方。
参考论文
论文来源：Xiangrui Su, Wei Zhang, Amir Askarian, Meenakshi Upadhyaya, Moutasem Eltawil, Hugues Tournier, Jamal Riani, Yang Fu, Chander Ravva, Roberto Coccioli，DesignCon 2026
论文题目：448G Package Interconnects Design
