笔者最近在进行半导体封装热应力仿真的过程中发现一个奇怪的现象,在保持封装总厚度不变的前提下,增加Die的厚度,Die上方的EMC的厚度做相应的减小,最终随着Die厚度的增加,封装翘曲随之增大,但Die的应力却随之减小。这个结果让我很是困惑,大家都知道,封装中各结构的CTE相差较大,在热载荷的作用下,各结构由于热胀冷缩产生热应变,从而在各结构之间产生热应力,按照朴素的理解, 应变越大(即翘曲越大),应力也应该越大才对。但是仿真结果却与认知的大相径庭。
这是为什么呢?想必大家在进行热力学仿真过程中也可能会遇到此问题,如果还没找到答案,那么本篇文章会给你解答。
为了研究这个现象,搭建了一个简化版的三层结构用于模拟封装结构,三层结构包括Substrate、Die以及EMC,各层宽度相同,结构如下所示,其中最上层为EMC、中间层为Die、最下层为Substrate。基板CTE为21ppm/℃、杨氏模量为22GPa,Die的CTE为2.8,杨氏模量为112GPa,EMC的CTE为15ppm/℃,杨氏模量为24.5GPa.

并在总厚度不变的情况下,改变Die和EMC的厚度,模拟在实际封装中改变Die厚度的情况,设置了DOE进行研究,各DOE参数如下所示:
DOE | Substrate厚度/um | Die厚度/um | EMC厚度/um |
1 | 220 | 100 | 260 |
2 | 220 | 110 | 250 |
3 | 220 | 120 | 240 |
对以上三个结构分别进行了仿真分析,加载175~25℃的降温载荷,温差-150℃。提取Substrate底面的变形以及Die的主应力。结果如下:


从结果中可以看出:1、随着Die厚度的增加,封装翘曲逐渐增加;2、随着Die厚度的增加,Die受到的应力绝对值逐渐减小。与实际封装仿真结果一致。