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从芯片到系统，Cadence 开启设计智能化新时代

近日，楷登电子（Cadence）亚太区资深技术总监张永专先生受邀于上海参加了 SEMICON CHINA 2025，并发表了题为《AI 驱动半导体与系统设计》的演讲。他从 EDA 企业视角出发，深入剖析 AI 为行业带来的机遇与挑战，分享 Cadence 运用 AI 技术在半导体与系统设计领域的创新应用成果并展示 Cadence 推动行业前沿创新的思路与实践。

EDA 的 AI 机遇：技术融合催生变革

在 AI 驱动的时代浪潮下，各行业积极探索如何借助 AI 释放创造力、提升生产力。得益于摩尔定律， Cadence 紧跟步伐，加快智能化升级，依靠多运算、多引擎的协同运作，借力使力，推动芯片迭代加速，助力半导体行业在后摩尔时代稳健发展。

张永专先生认为，AI 为 EDA 领域带来了全新机遇。AI 作为新兴的优化技术（Optimization AI），与 EDA 原有的核心算法深度融合，为设计品质（QOR）和性能带来新突破。例如在布局布线（P&R）环节，显著改善功耗、性能和面积（PPA）表现；在仿真过程中，大幅提升运行效率。同时，借助 AI 大语言模型，设计抽象（design abstraction）正逐步演变为新一代任务抽象工具，实现自然语言交互，让编码、调试等任务自动化完成。

由此 Cadence 提出 “three layer cake” 概念，其 AI 解决方案构建了三层架构：底层利用现有引擎进一步加速 AI 部署；中层通过代理式 AI，针对数字、模拟及仿真领域，提供多样化 Optimization AI 解决方案；顶层 Cadence Copilot，借助大语言模型（LLM）等先进技术，升级基于 LLM 的 AI 解决方案。

就大语言模型的能力，张永专先生介绍称，目前可以通过大语言模型接入现有的工具，实现查找和发现设计中的问题。不久的将来，该大语言模型将具备深度推理能力，能够对问题进行分类并分析产生的原因以及所带来的变化。甚至未来随着大语言模型能力的提升，最终将实现从工程师的想法开始，自动生成设计。

“这印证 Cadence 很久之前就看到的未来趋势，就是系统与软件将定义硬件的走向。未来有可能只进行规格描述，就能够进行 IC 设计。”张永专先生表示。

AI 赋能成效显著：多领域实现效率飞跃

张永专先生例举，Cadence Cerebrus Intelligent Chip Explorer 是 Cadence 首款基于机器学习的数字实现工具。在 Optimization AI 方面，Cerebrus 平台借助 AI 优化布线工作和调试工具设置，实现更优的 PPA。张永专先生透露：“目前已有超过 750 个 tapeout 下线送交制造，AI 技术在其中的作用已深入人心。”

随着 SoC 复杂性不断攀升，验证环节成为消耗算力和人力的 “大户”，缩短验证周期成为产品按时上市的关键。Cadence Verisium Artificial Intelligence (AI)-Driven Platform 构建机器学习模型并挖掘特定指标，极大提升了验证效率。

在传统 EDA 流程中，PCB 布局布线耗费大量人力和时间，Cadence 推出的 Cadence Allegro X Design Platform实现器件摆放、金属镀覆和关键网络布线的自动化，并集成快速信号完整性和电源完整性分析功能，借助 AI 技术，PCB 布局布线流程耗时从近两天缩短至不到 2 小时，效率提升达 10 倍。

JedAI 核心价值：构建协同创新生态

更进一步，Cadence 推出 Cadence JedAI Platform 大数据分析平台，为客户提供全流程 AI 优化体验。张永专先生介绍，JedAI 平台可以把所有前中后端的讯息集合起来，该平台兼容所有主流大语言模型，通过文字或语音描述需求，即可实现对于 Cadence 的设计引擎的调用。同时，IC 设计企业可以将设计方案放到该平台中，借此来训练自己的大语言模型，且能够保证隐私和安全。

张永专先生指出，在基于大语言模型的 AI 应用中，JedAI 是重要的平台和框架。所有基础设施，包括模型、RAG 以及客户自有技术，都可接入正在开发的智能助手，进而连接基于 Cadence 工具的智能体。目前，Cadence 的 Verification Copilot、Design Copilot 和 Analog Copilot 等 AI 应用（智能助手）已展现出独特优势。

AI 时代三阶段：从基础 AI 到科学 AI

最后，张永专先生指出，AI 部署有三个阶段，当前 AI 还处于早期的基础设施构建阶段，下一个阶段将是物理 AI 时代，自动驾驶、机器人、无人机等都将具备 AI 能力，而在第三个阶段科学 AI 时代，AI 将用来解决科学问题。

“虽然现在出现 4000 亿参数的大模型，但是和人脑 125T 的突触相比，当某一天半导体技术能够使大语言模型达到人脑的水平，那时可能才能实现真正的智慧和聪明。”张永专先生强调。

来源：Cadence楷登

如何解决：验证计划薄弱导致项目混乱

本文翻译转载于：Cadence blog作者：Anika Sunda 验证计划（vPlan）的目的是为了证明设备实现了所有的验证规格。正确的验证计划意味着拥有一个良好的验证闭环蓝图，如果规划错误，就可能导致 Bug 遗漏、资源浪费，甚至是设备完全失效等问题。事实上，验证计划非常重要，Verisium Manager（前身为 vManager）的整个验证管理学始于 vPlan，也终于 vPlan。Verisium Manager 的 Planning Center 和 vPlan 分析中心提供了所有必要的功能并实现了自动化。随着对人工智能驱动验证的关注日益增长，验证规划的效率和有效性有望得到显著提高。创建一个好的 vPlan 需要几个关键要素，下面我们将介绍其中几项。01验证收敛需要精确的验证功能点分而治之（Divide and Conquer）的概念表明，每一个复杂的验证功能点都可以分解为子功能点，而子特征又可以进一步进行分解。Panning Center 使用户能够创建可扩展/折叠的功能点章节，这是保持质量的关键能力。如果不具备这一关键功能，验证质量就会受到影响。 02与功能规格紧密对齐首先，严格遵守功能规格至关重要。任何新功能或对现有功能的更改都应立即更新 vPlan，否则会影响验证质量。Planning Center 允许用户将规范中的段落与 vPlan 关联，并提供任何相应更改的通知，用户就可以根据规范对 vPlan 做出相应的调整。 03关联相关指标和 vPlan 定义一旦定义了 vPlan，就必须将相关指标连接起来，以证明每个功能点已被验证。这可能需要结合使用代码覆盖率、功能覆盖率或定向测试来提供保证，而 Planning Center 使这些指标与 vPlan 直接关联，否则不能保证全部功能点的充分验证。 04实时结果显示为有效监测验证进度并对需要关注的领域迅速做出反应，vPlan 需要实时动态地反映结果，以准确衡量进度，集中分配资源。延迟的结果可能导致在非优先领域浪费项目时间。Verisium Manager 的 vPlan Analysis 可自动执行该流程，使用户能够查看相关回归的实时 vPlan 状态。据我们的客户分享，vPlan 的质量对项目成果有重大影响，我们需要优先创建更高质量的 vPlan，而不仅仅关注速度。全面的验证计划是 ASIC 验证成功的关键。验证重用对于 SoC 的生产力和效率至关重要，而高质量的 vPlan 是朝着这个方向迈出的第一步。如果您是一名验证工程师，可以为您的下一个项目制定一份详尽的验证计划，这将是您为项目成功所做的最佳投资之一。来源：Cadence楷登