电平转换芯片的2点疑问：TXB0104输出信号的高电平拉高后从3.3V掉到1.56V，低电平拉不低
应用电路不建议使用外部上拉或下拉电阻。如果必须使用，建议此值必须大于 50kΩ。
手册波形图：
案例问题描述：
1、信号从1V8到3V3。其中一个channel加了3v3上拉10K电阻。
2、测量B和C点的电压波形发现：
电压无法拉低--原因已经清楚，由于4.5K和上拉10K分压导致。
波形中红框部分C点的电压无法拉高，可以看到此时B点的电压是拉高的，但是B点的电压有点毛刺
疑问点：
针对下面测量波形，红框标记的位置
1、为什么B点电压拉高到1V8的时候，C点电压会被拉到1V5，而不是3V3（目前怀疑是跟反相器过流保护相关）
2、为什么B点的电压出现很多杂波脉冲（怀疑跟内部的one shot有关系）
TI工程师回答：
上拉电阻的问题，阻值10k太小
网友追问上方2点疑问：
针对波形中红框标记的位置
1、为什么B点电压拉高到1V8的时候，C点电压会被拉到1V5，而不是3V3（目前怀疑是跟反相器过流保护相关）
2、为什么B点的电压出现很多杂波脉冲（怀疑跟内部的one shot有关系）
TI工程师回答：
最好保持输出负载尽量少（目前所有外接在 I/O 的 RC 元件都需移除）。
输入噪声问题，可能与Layout 有关
同时也给出了几个参考文档：
1. https://public.fangzhenxiu.com/fixComment/commentContent/imgs/1793101882493_4e1jd3.pdf
2. https://public.fangzhenxiu.com/fixComment/commentContent/imgs/1793101881910_td0q8k.pdf
大家可以访问上方链接查看。
几个重要的点小新觉得可以了解一下：
1. TXB010X内部结构
2. 上升沿和下降沿电路和DC路径
3. 关于容性负载：TXB 系列电平转换器设计可正常驱动最高70pF的容性负载。 如果容性负载大于70pF，单稳态电路（O.S. one-shot）会在10ns后超时关断，此时输出电压还未被完全拉至高电平或低电平。在此之后，输出电平将依靠由4kΩ缓冲器、负载电阻与容性负载共同决定的RC时间常数，继续上升或下降。
为保证可靠工作，系统设计人员应将TXB型器件的容性负载控制在70pF及以内。 无外部负载时，单稳态电路的导通时长约4.5ns。 单稳态的持续时间与输出电压电平相关：单稳态电路关断时对应的输出高电平约为满幅电压的95%；而单稳态电路关断时对应的输出低电平约为满幅电压的5%。
4. 关于高速传输的阻抗匹配问题：
可以看到第3个链接的最后，有些人认为最好的解决方案是阻抗匹配信号。虽然这能消除反射，但也会带来新的问题。这是一个（接近）完美匹配的阻抗输出波形：
输出3.3V信号，输入匹配50 Ω，Z_0=50 Ω，负载50 Ω。
信号看起来很棒，但你要注意输出电压只有输入电压的一半左右，这也是我们预期的（50 Ω输入，50 Ω负载......Vout = Vcc * 50/（50 + 50） = V_CC/2）。这在逻辑电路中通常是个坏现象。
我所知道的最佳方案是在输入端使用阻尼电阻，尽可能使输入与传输线匹配，如图所示：
可能仅仅凭借网友的描述，并不能完全解决问题，但是尝试推荐的这些方法和使用正确的推荐电路，TXB0104的设计应该不是什么难事。
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