拓展ChipStack AI Super Agent，新增面向RTL生成与早期PPA优化的智能体_System

拓展ChipStack AI Super Agent，新增面向RTL生成与早期PPA优化的智能体

全新 AI 智能体依托核心 EDA 技术，可根据规格创建 RTL，并以签核级质量与性能升级 RTL，在与本田的早期试验中已完成验证

中国上海，2026 年 9 月 28 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布为 Cadence^® ChipStack^™ AI Super Agent 新增一款智能体，可实现前端数字设计与验证自动化。该智能体可通过自然语言提示，支持以功耗、性能和面积（PPA）驱动的规格到 RTL 生成、RTL 分析与优化。该 RTL 生成式智能体建立在 2026 年 2 月发布^[1]的业界首个面向前端设计与验证的智能体工作流之上，将 ChipStack AI Super Agent 从自主验证与调试扩展至高质量 RTL 创建与优化。在早期评估中，与完全依赖基础模型代码生成相比，该 RTL 生成式智能体平均实现了 24% 的面积缩减和 18% 的功耗降低，同时确保 RTL 功能 100% 准确，进一步彰显了其面向 PPA 优化的高性能数字设计与验证智能体工作流的全面性。

“这些最新的智能体 AI 进展让我们从 AI 辅助工具迈向协同式智能体工作流，其角色更像虚拟设计工程师，能够以专家级的能力驾驭底层技术，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 表示，“将规格到 RTL 与 RTL 优化的智能体自动化，与我们经过验证的实现与签核引擎相结合，我们的客户能够实现更出色的设计结果，同时提升生产力、增强设计流程各环节的关联性，进一步巩固 Cadence 在 AI 驱动的端到端芯片设计领域的市场地位。”

Cadence 将代理式 AI 应用于工程设计，这种变革性的方法建立在分层解决方案架构之上：超级智能体负责编排任务专用智能体，而任务专用智能体则调用可信赖的，并且针对智能体工作流优化的电子设计自动化（EDA）软件。新的 RTL 生成智能体可将高层级规格转换为面向 PPA 优化、可用于生产的 RTL。

来自本田的客户验证

与本田研发中心的早期合作表明，这些代理式 AI 的能力能够在下一代 SoC 开发中转化为切实的 PPA 与生产力提升。

本田正在先进汽车 SoC 上评估 RTL 生成式智能体，此类 SoC 对安全要求极高，且具有严格的功耗和成本限制，因此需要高度优化的 RTL。

“作为软件定义汽车（SDV）的关键推动技术，自动驾驶 AI 技术正在快速演进。然而，SoC 漫长的开发周期仍然是一项重大挑战。借助 Cadence ChipStack AI Super Agent 的 RTL 生成式智能体和 AI 驱动的自动化，本田研发部门正致力于提升从规格到 RTL 开发的生产力。”本田研发株式会社 SDV 研发中心数字引擎开发部首席工程师兼总经理 Tomoya Nishino 表示。

更智能的 RTL 更新与早期 PPA 洞察

除了 RTL 生成式智能体中的全新 RTL 创建能力外，Cadence 还推出了一项技术：基于新需求对现有 RTL 进行设计更新。该 RTL 升级流程引入了 AI 自动化来加速 RTL 修订，使客户能够快速调整原有 RTL，以满足新的架构需求、新的 PPA 目标和新的功能需求。工程师只需以高层次描述所需修改，智能体即可执行相应更新，同时分析并验证 PPA 和功能。

推进 Cadence 的代理式 AI 愿景

这些增强功能依托 Cadence 在 CadenceLIVE 和 Computex 上重点展示的“设计成就 AI，AI 驱动设计”（Design for AI and AI for Design）战略，进一步扩展了公司在 AI 驱动芯片设计领域的技术优势。从 ChipStack AI Super Agent 首次发布，到 6 月宣布推出^[2]业界首个面向芯片设计的全自主虚拟工程师，再到今天的 RTL 生成式智能体，Cadence 正持续将智能体工作流的覆盖范围拓展至整个设计栈。它们连同更广泛的 ChipStack、InnoStack 和 ViraStack AI Super Agent 组合，共同推进了一个可扩展平台，将 AI 应用于数字、模拟和验证领域。

来源：Cadence楷登

使用ANSA Remove Artifacts&Polish功能快速闭合FE模型开口及平滑网格

在复杂结构的有限元分析中，网格的高效修补与优化一直是耗时耗力的痛点。面对复杂几何或拓扑丢失带来的“开口/破洞”，以及粗糙不平的网格表面，传统的手动调整节点与模型修补不仅耗时费力、效率低下，且最终的修复质量与精度也难以保证。针对上述问题，ANSA 提供了用于网格平滑的 Polish 功能及快速修复 FE 模型开口的 Remove Artifacts 功能。这两项功能支持用户在极短的时间内，一键实现局部网格平滑，并自动识别与闭合拓扑缺失区域，显著提升了网格处理效率。Retopology 功能区：在 ANSA 中，可通过隐藏菜单栏激活 Mesh > Retopology（图 1）以展开拓扑重构功能区。在该功能区中，可以依次找到 SOLID MODELLING > Polish 或 Remove Artifacts（图 2）。需要注意的是，这两项功能均会基于全局网格参数 Mesh Settings （可通过 F11 键激活设置）对模型进行优化调整。图 1 Retopology 功能区激活图 2 Polish & Remove Artifacts 功能Remove Artifacts 功能：该功能主要应用于消除 FE 模型中的缺陷区域，针对由于拓扑优化产生的开口、不规则部件或畸形单元等区域进行快速清除修复，在保持整体模型几何特征的前提下将开口闭合并且对网格进行优化。使用该功能只需要选取需要闭合的区域，中键确认即可快速闭合FE模型的开口，效果动图如下所示（图 3 和图 4）：图 3 使用 Remove Artifacts 功能的快速闭合开口的效果图 4 使用 Remove Artifacts 功能的快速闭合开口的效果Polish 功能：该功能基于全局网格参数对FE模型进行网格平滑处理。其中有 Shell 单元、自由边缘或特征线 3 种方式来实现网格的优化。01Polish>Shells这个选项主要用于 FE 模型面网格的平滑，激活该功能，选择需要平滑的区域，可以看到有不同的 3 种平滑算法。Low (local peaks) 平滑的程度最低，High 的程度最高，当选择 Normal 的算法时，可以在右边的选项列表中调整网格的目标长度和平滑的强度（图 5）。图 5 使用 Polish>Shells 功能的过程和设置中键确认来到下一步，会看到下图（图 6）显示的绿色特征线被选中，这些绿色特征线表示网格平滑的范围，即这些特征线在平滑的过程中不会被调整平滑。用户可以手动去进行选择或者反选，防止平滑过程这些高亮的特征线被移动调整。图 6 使用 Polish>Shells 功能过程中的特征线调整设置下方为使用 High intensity 的过程和效果：图 7 使用 Polish>Shells 功能进行网格平滑的过程和效果02Polish>Bounds 这个选项主要用于 FE 模型中自由边的平滑。激活该功能选择需要平滑的区域，可以看到自由边被高亮，右边的选项列表中可以调整网格的目标长度和网格的影响范围（图 8）。图 8 使用 Polish>Bounds 功能平滑自由边的过程和设置中键确认之后来到下一步可以看到两种平滑强度以及模型中被高亮的平滑影响区域（图 9）。后面设置的步骤同 Polish>Shells 一样。图 9 使用 Polish>Bounds 功能平滑自由边的过程和设置完成后的效果如下图所示（图 10）：图10 使用 Polish>Bounds 功能平滑自由边的效果03Polish>Feature Lines这个选项主要用于 FE 模型中特征线的平滑。激活该功能选择需要平滑的区域，可以看到特征线被高亮，右边的选项列表中可以调整网格的目标长度和网格的影响范围（图 11）图 11 使用 Polish>Feature Lines 功能平滑特征线的过程和设置中键确认之后来到下一步（图 12）可以看到两种平滑强度的设置以及模型中被高亮的平滑影响区域。后面设置的步骤同 Polish>Shells 一样。图 12 使用 Polish>Feature Lines 功能平滑特征线的过程和设置完成后的效果如下图所示（图 13）：图 13 使用 Polish>Feature Lines 功能平滑特征线的效果通过引入 ANSA 的 Remove Artifacts & Polish 功能进行 FE 模型的开口闭合以及网格平滑处理，工程师得以将耗时的“手工修网格”过程转化为“参数化批量处理”过程。该方法显著缩短了缺陷修复的工时，在完美兼顾网格流向与各项质量指标的同时，为高精度有限元仿真提供了可靠的模型基础。来源：Cadence楷登