从A14到Multi-Die：新思科技携手台积公司以智能体AI与先进设计加速下一代AI系统创新

• 经台积公司认证的 A14 EDA 流程可加速下一代 AI 和高性能计算（HPC）应用的设计准备。

• 双方合作开发 AI 智能体工作流程，加速自动化进程，提升复杂模拟、数字及多芯粒（Multi-Die)设计的生产率。

• 持续支持基于台积公司 CoWoS® 技术的 IVR 多芯粒设计，满足 AI 系统对电源完整性和热管理的要求。

• 持续联合赋能 TSMC-COUPE™，简化共封装光学的开发与验证。

• 进一步扩展 2 纳米 IP 产品组合，并实现包括 PCIe 7.0 和 HBM4 在内的流片里程碑，加速差异化 AI、数据中心、边缘和汽车产品的开发。

随着 AI 系统的规模和复杂性不断提升，客户需要经验证的 IP、智能设计解决方案和先进封装方法实现无缝协同。我们与台积公司的联合创新，全面覆盖加速下一代 AI 和高性能计算系统开发所需的芯片到系统协同设计能力。

Michael Buehler-Garcia

资深副总裁

新思科技

加速先进制程节点应用与设计收敛

新思科技与台积公司正助力客户从容采用最新的芯片技术。近期成果包括完成 A14 数字及模拟设计流程认证，并实现智能体 AI 能力赋能。这些经过认证的流程为客户提供覆盖从设计实现到签核的完整方法，加速基于台积公司 A14 技术的设计收敛。

在模拟设计方面，新思科技正与台积公司合作，实现 A14 器件布线支持。这是先进模拟布局布线自动化的一项重要里程碑，有助于提升版图设计效率，并加快先进制程技术的应用。

新思科技与台积公司携手，利用 AI 智能体能力，实现模拟、数字及多芯粒设计工作流程的自动化，进一步提升生产率和自主能力。新思科技 Custom Compiler™ 可加速模拟设计迁移，Fusion Compiler™ 则利用大语言模型（LLM）辅助分析提升生产力。

此外，为加速多芯粒设计中的异构集成，新推出的智能体 AI 芯粒布局规划协同优化流程基于新思科技 3DIC Compiler 平台，可自动完成复杂的布局规划任务，加快设计收敛，并支持台积公司 3DFabric® 技术。

携手台积公司推进多芯粒设计与供电技术

随着下一代 AI 系统提出前所未有的供电需求，集成式稳压器（IVR）正成为提升多芯粒设计能效和电源完整性的关键技术。新思科技 3DIC Compiler 平台现已支持设计人员在统一的先进封装环境中，基于台积公司 CoWoS® 技术高效开展 IVR 协同设计与仿真。

赋能共封装光学的未来

光互连技术对于实现高效、高速的系统连接正变得日益重要。新思科技继续与台积公司合作，通过涵盖 3DIC 设计实现、多物理场分析及优化的一体化光电协同设计流程，支持基于台积公司 COUPE™ 技术的共封装光学（CPO）设计。双方共同助力客户高效开发和验证面向多芯粒设计系统的先进光互连架构。

为下一代 AI 系统提供经硅验证的 IP 基础

新思科技与台积公司携手，凭借针对台积公司先进制程技术优化的、业界覆盖最广的经硅验证接口 IP、基础 IP 和芯片全生命周期管理（SLM）IP 产品组合，加速下一代 AI、高性能计算（HPC）、数据中心、边缘及物理 AI 系统的开发。在台积公司 N5、N3P 和 N2P 技术首硅成功的基础上，新思科技持续扩展生态就绪型 IP 产品组合，帮助客户降低风险、缩短产品上市时间，并实现极具挑战性的功耗、性能和可扩展性目标。

基于台积公司 N2P 制程，新思科技针对 AI 和 HPC 设计实现了多项关键 IP 赋能和流片里程碑，包括 PCIe 7.0、HBM4、LPDDR6/5X/5、224G 以太网 PHY、UCIe、OTP，以及先进的 SLM 制程、电压和温度（PVT）监测 IP。这些解决方案共同提供日益严苛的 AI 工作负载所需的高带宽连接、内存性能和实时系统智能。

在推进多芯粒创新方面，新思科技在一款集成 CoWoS-S 中介层的台积公司 N3P 测试芯片上，展示了 UCIe-A 32G/40G 硅片，验证了面向 AI 系统的高速裸片间连接。新思科技近期还完成了基于 2 纳米和 3 纳米制程节点的 64G UCIe IP 流片。该 IP 通过嵌入式 DFT 功能提供系统内可观测性。

新思科技近期还进一步扩展了基于台积公司 N3P、N2P 技术的经硅验证基础 IP、MIPI IP 和存储器 IP 产品组合，并正在针对 6 纳米至 3 纳米的紧凑型“C”制程技术开发 IP。这些解决方案可实现更高的集成度、更低的功耗，并加快功能丰富的智能系统在 AI、数据中心、网络、移动、汽车和边缘 AI 应用中的部署。