大学毕业设计一席谈v2之十六 锁相环(17)插扣脉冲型DPLL仿真
- 作者优秀
- 优秀教师/博士学历/特邀专家/独家讲师
- 平台推荐
- 内容稀缺
以前在读研的时候（二十几年前）接触到这方面的知识，当时没有深入学习下去，直到最近在互联网上讲课的时候，有位学员提出了DPLL方面的问题，于是我又开始回顾和学习这方面的知识。感谢大家给我提出各种问题，这是督促我不断进步的方式，我也很珍惜这样的机会。2025年春节假期期间，帮一位学员（已是老朋友了）解决了一个工程问题，第二天他发来反馈，说问题解决了，非常感谢蔡老师。我则是一如既往的劝他多看文章多学习！他确实做到了坚持学习，很多年了，真的不容易！
通信信号处理案例之上下变频器研制(4) IQ平衡处理
问题的解决过程可从这个系列文章中了解！这可是工程经验的传承，实属难得！
这是实际设备的测试结果。图中可以看出直流及附近两根谱线已经消除了。其他的为硬件产生的谐波，不是 IQ 不平衡造成的。本文写了两年多，主要是在不断的收集相关材料，所以这篇文章内容超级多，毕竟收集了太多的文献和书籍和此主题相关，期待后续的文章能给专业人士提供帮助。
第一期网课学员给我画的图！
有工作经验的人更爱学新知识，毕竟精于此道才能以此为生。 这样的互动就是真正的教学相长！先看这种锁相环背后的理论！至于一般锁相环的构成，可以看下面的系列文章。 再次翻阅当年看过多遍的电子书，依旧是best的这本超级经典英文书！ 第四章讲的就是这种类型锁相环。四种类型的鉴相器，一一介绍。硬件 ADPLL 内部工作时钟很高，软件想用中断方式模拟每个时钟节拍，中断太频繁，普通单片机来不及处理。所以软件锁相环只能用在低频场合，高频还得靠硬件或 DSP。实际中不好用软件替换，但仿真可以有。再看两本中文书！这个系列之前的文章都是关于奈奎斯特型锁相环，这是在通信信号处理中大量使用的锁相环，本篇开始研究插扣脉冲型数字锁相环。DPLL的应用场景有哪些？1. 通信系统：用于时钟恢复和载波同步。2. 数字信号处理：用于信号解调和频率跟踪。3. 多芯片系统：用于时钟同步和时钟分配。4. 音频和视频处理：用于信号同步和时钟生成。
在通信书籍的同步章节中也会讲解时钟的相关概念。这本书也是我在校期间教学生学习通信仿真的教材，之前也试过其他教材，非常的不全面。在通信领域，有些应用是针对奈奎斯特型锁相环，有些则是针对插扣脉冲型数字锁相环。插扣脉冲型数字锁相环（BBPLL, Bang-Bang PLL）是一种特殊的数字锁相环（DPLL），其相位检测器（Phase Detector, PD）采用二值判决（Bang-Bang）机制，即相位误差只能输出+1、-1或0（相对于传统PLL的线性误差信号）。这种结构特别适用于高速数据通信和时钟恢复应用，如串行通信、以太网和DDR存储器接口。
计数形式输出脉冲！
插扣脉冲型数字锁相环（BBPLL）是一种高效、低功耗的锁相技术，尤其适用于高速数据通信和时钟恢复。它通过Bang-Bang相位检测器减少计算复杂度，但会引入一定的抖动。结合环路滤波器，可以在SERDES、以太网、DDR接口、无线通信等场景实现稳定的时钟恢复和数据同步。
如果你在高速通信信号处理中涉及时钟恢复问题，可以尝试BBPLL结构，并调整滤波器参数来优化抖动性能！
现在视频教学普及了，经常在视频号中刷到相关视频。一起来看看我在视频里截取的图片。
在FPGA中的应用！
在FPGA中，数字锁相环（DPLL）是一种常用的电路模块，主要用于时钟恢复、频率合成和信号同步等任务。它的核心作用是通过调整本地振荡器的频率和相位，使其与输入信号同步。1. 时钟恢复：在通信系统中，接收端需要从数据流中恢复出时钟信号，DPLL可以从输入信号中提取出时钟信息。例如，在串行通信中，接收端需要根据数据流恢复出发送端的时钟。2. 频率合成：DPLL可以生成一个与输入信号频率成倍数关系的输出信号，用于频率合成。例如，生成高频时钟信号或分频时钟信号。3. 信号同步：DPLL可以将本地信号与输入信号的频率和相位同步，用于消除时钟偏差或抖动。例如，在多芯片系统中，确保不同芯片的时钟同步。4. 噪声抑制：DPLL可以通过环路滤波器抑制输入信号中的噪声，提高信号质量。5. 时钟倍频和分频：DPLL可以通过调整反馈分频器的参数，实现时钟的倍频或分频。DPLL的核心是通过反馈控制环路，调整本地振荡器的频率和相位，使其与输入信号同步。DPLL通常由以下几个模块组成：1. 相位检测器（Phase Detector, PD）： 比较输入信号和本地振荡器输出信号的相位差，生成相位误差信号。对于数字信号，常用的相位检测器包括异或门（XOR）或触发器（如D触发器）。2. 环路滤波器（Loop Filter, LF）： 对相位误差信号进行滤波，生成控制电压。 环路滤波器通常是一个低通滤波器，用于抑制高频噪声并稳定环路。3. 压控振荡器（Voltage-Controlled Oscillator, VCO）： 根据控制电压调整输出信号的频率和相位。在数字DPLL中，VCO通常由数控振荡器（Numerically Controlled Oscillator, NCO）实现。4. 反馈分频器（可选）： 在频率合成应用中，反馈分频器用于将VCO输出信号分频后反馈到相位检测器，实现频率倍频或分频。1. 相位检测：输入信号和VCO输出信号进入相位检测器，生成相位误差信号。如果输入信号和VCO输出信号的相位一致，相位误差为零；否则，相位误差信号会反映两者的相位差。2. 环路滤波：相位误差信号经过环路滤波器，生成控制电压。 环路滤波器的作用是平滑相位误差信号，并抑制高频噪声。3. 频率调整：控制电压输入到VCO，调整VCO的输出频率。 如果输入信号的频率高于VCO输出频率，VCO会加速；反之，VCO会减速。4. 反馈控制：VCO的输出信号反馈到相位检测器，形成闭环控制。通过不断调整VCO的频率和相位，最终使VCO输出信号与输入信号同步。DPLL在FPGA中如何实现？
在FPGA中，DPLL通常通过数字电路实现，主要模块包括：1. 数字相位检测器： 使用异或门、触发器或其他数字逻辑电路实现。2. 数字环路滤波器： 使用累加器、乘法器和寄存器实现PI控制器。3. 数控振荡器（NCO）：使用累加器和查找表（LUT）生成正弦波或方波信号。（还有其他方法吗？）4. 反馈分频器（可选）：使用计数器实现分频功能。DPLL的优势有哪些？1. 高精度：可以实现高精度的频率和相位同步。2. 灵活性： 通过调整参数（如环路带宽、增益等），可以适应不同的应用场景。3. 抗噪声能力强：环路滤波器可以有效抑制输入信号中的噪声。DPLL在FPGA中是一个非常重要的模块，主要用于时钟恢复、频率合成和信号同步。它的核心是通过反馈控制环路，调整本地振荡器的频率和相位，使其与输入信号同步。在FPGA中，DPLL通常通过数字电路实现，具有高精度、灵活性和抗噪声能力强的特点。这里简单介绍一下NCO的实现方法，毕竟这也是一个非常实用且常用的知识。这部分知识来自于《数字信号处理及应用》，这本书写的非常好，其中的第八章更是写的经典，忍不住全部拍出来和大家分享！！！这里主要介绍的是查找表法完成DDS的过程。讲的非常工程化，实用！！！ 
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