电源噪声为什么会变成 SERDES 抖动
电源噪声为什么会直接变成 SERDES 抖动？这篇论文把仿真和实测真正对上了
这个系列会系统介绍电源完整性中最重要的概念PSIJ！涉及DDR、Serdes和先进封装。
做电源完整性需要回答下面两个问题：到底是哪一段 PDN 在把噪声耦合进来？这些噪声最后又是通过什么路径变成了接收端抖动？更关键的是，仿真里看到的 PSIJ，到底能不能和实验室测到的数据对得上。
这篇文章价值就在这里。没有泛泛而谈“电源噪声会引起抖动”，而是搭建了一套从片上 PDN 提取、封装与板级建模、功耗事件电流激励、PDN 噪声仿真、敏感度建模，到链路级 PSIJ 计算和实验室相关性验证的完整方法。对于做高速收发器、封装、电源完整性协同分析的人来说，这是一篇非常典型、也非常有工程含金量的方法论文。
问题引入
在工作于 tens-of-Gbps 的高性能 FPGA 和 SoC 中，PDN 噪声以及 power supply-induced jitter，也就是 PSIJ，已经是链路性能的重要限制项之一。论文指出，尤其在极端电源管理事件发生时，如果 PSIJ 控制不好，甚至可能直接造成链路失效。
这一问题之所以难，是因为它不是一个单点问题，而是一条完整链路的问题：
1. 片上电源网络本身就高度分布、强频率相关。 2. 封装和板级 PDN 会引入额外的耦合路径和谐振。 3. 实际功耗事件并不是理想脉冲，而是带时序关系的复杂电流轮廓。 4. 接收端各个模拟模块对供电噪声的敏感度并不一样，而且强烈依赖频率。
所以，如果只看某一个 block 的瞬态波形，或者只做一个简单的 lumped PDN 模型，最后往往很难解释为什么实验室里测到的抖动会和仿真不一致。
为什么这篇论文值得看
这篇论文的核心贡献，不是再证明一次“PI 会影响 SI”，而是把这个因果链条真正闭合了。
• 它把 PSIJ 分析拆成了清晰的仿真流程，而不是孤立地算一个噪声谱或一个 jitter 结果。 • 它强调片上 PDN 模型必须是分布式、频率相关，而且端口要下探到靠近晶体管的低金属层。 • 它不仅做了系统级噪声仿真，还把 receiver 的噪声敏感度模型做出来，解释噪声如何转成抖动。 • 它最后用 JTOL 下降和相位噪声测量去验证仿真结果，证明这套方法不仅“能算”，而且“算得准”。
对工程团队来说，这比单纯给出一个仿真波形更重要，因为它意味着这套流程可以真正用于设计 signoff、方案取舍和问题定位。
方法拆解
1. 先搭建完整的 PSIJ 仿真链路
论文给出的 PSIJ 流程非常完整，核心链路是：系统级 PDN 噪声谱 Vcc(f) 乘以电路对供电噪声的敏感度函数 H(f)，得到最终的 PSIJ 频谱 J(f)，再进入链路级抖动和裕量分析。
图1｜论文给出的 PSIJ 仿真流程，把 on-chip、package、board PDN、功耗电流轮廓和电路噪声敏感度统一纳入链路分析
这套流程之所以关键，是因为它明确了两类信息缺一不可：
• 一类是“噪声从哪里来”，也就是系统级 PDN 和功耗事件激励。 • 另一类是“噪声如何变成抖动”，也就是电路敏感度函数和链路级 jitter 分析。
2. 片上 PDN 模型必须是分布式、频率相关，而且端口位置要对
论文在第二部分专门强调，真正决定相关性好坏的，往往不是 package 或 board，而是 on-die PDN 的提取是否足够真实。
作者采用的是一种高度分布、频率相关的片上建模方式。对每个功能块，分别提取：
• MIM 电容加 power/ground grid 电容模型。 • 器件电容加信号互连电容模型。
而且模型端口不是只放在 bump 处，而是同时在低金属层附近放端口，以便：
• 直接观察接近晶体管位置的供电噪声。 • 连接更真实的电流激励位置。 • 保留热点与去耦电容之间的真实物理距离。
图2｜论文采用的片上分布式、频率相关提取方法，分别处理不同电容和互连贡献，并把端口下探到低金属层
这一步对应的工程启示很强。很多时候仿真和实测对不上，并不是 SI 模型不够精细，而是供电噪声在 die 内部已经被过度简化了。
3. 先验证系统级 PDN 阻抗谱，再谈噪声仿真
在系统级 PDN 建好后，作者把 on-die、package 和 board 模型连接起来，得到了关键电源轨 Vcca 的系统阻抗曲线 Z(f)。论文在这里观察到了 GHz 频段的小谐振峰，并没有直接忽略，而是继续追问这些峰值到底是不是真实现象。
作者进一步发现，问题来自两个相邻 TxRx channel 在 package top layer 上的连接，造成非常小的 package 电感，与局部 Cdie 一起形成高频谐振。论文给出的一个量级很关键：相邻两条 TxRx 通道之间的电感在 1GHz 时大约只有 33 pH。
图3｜SERDES 系统示意及 Vcca 的系统级 PDN 阻抗曲线，GHz 段的小峰值最终被证明不是提取误差，而是真实谐振
这部分很值得注意，因为在很多项目里，小于 1Ω 的阻抗峰容易被认为“问题不大”。但论文提醒我们，如果频点刚好落在敏感电路和功耗事件的有效频带里，即使峰值不高，也足以形成可观的相位噪声和抖动影响。
4. 当前噪声激励必须来自真实使用场景，而不是拍脑袋假设
有了 PDN 模型以后，还要有足够真实的激励。论文并没有简单给每条 lane 一个统一脉冲源，而是基于 post-layout circuit schematic 仿真，构造了复杂 power state transition 下的电流轮廓。
文中重点考察的场景是：
• 一个 victim lane 处于正常高速工作状态。 • 另外 16 条 aggressor lanes 经历极端 power state transition。 • 这些 aggressor 分布在不同 tile 中，并带有 lane-to-lane 的时序错开。
最后把电流轮廓、usage configuration 和系统级 PDN 阻抗谱组合起来，生成 victim lane 上的 coupled noise 以及自身 self noise。
图4｜由 16 条 aggressor lane 功耗切换产生的耦合噪声，以及 victim lane 的自生噪声波形
论文这一步做得非常工程化。它实际上是在说：如果你的功耗激励不对，后面所有 PSIJ 结果都没有意义。
5. 真正把噪声转成抖动的，是接收机的敏感度函数
论文的重点分析对象是 high-speed receiver。接收端包含 CTLE、DFE 以及基于 BBPD、CP、LF 和 VCO 的模拟 CDR。作者指出，虽然敏感的时钟电路已经和数字电路做了供电隔离，挂在“更安静”的 Vcca 上，但 Vcca 本身在极端功耗事件下并不安静。
在几个敏感模块里，论文明确指出 VCO 是最敏感的部分。作者建立了 VCO 和基于模拟 PLL 的 CDR 线性化模型，把以下因素串起来：
• PSRR(V2I)和PSRR(CP & LF)。• KVCO/s与KVCC/s。• Kpd对环路增益的影响。
图5｜VCO 的供电注入路径、PSRR 特性，以及带供电噪声建模的线性化 CDR 模型
这里有一个很重要的方法选择。论文指出，对这类“极少发生但影响很大”的 rare event，如果直接在时域里做长比特串 extrapolation 到低 BER，结果会失真。因此作者改为做相关的线性分析，并通过 jitter transfer function 来拟合出合适的 Kpd。
6. CDR 带宽会直接改变 PSIJ 的最终大小
在得到相关后的 Kpd 以后，作者进一步分析了不同 CDR 带宽下的闭环噪声敏感度。论文给出了两个典型带宽：22 MHz 和 44 MHz。
结果很清楚：
• 闭环 Vcca jitter sensitivity 呈现带通特性。 • CDR 带宽越高，整体 jitter sensitivity 越低。 • 在相同 Vcca 噪声下，输出残余抖动也更小。
图6｜不同 CDR 带宽下的 jitter transfer function、Vcca jitter sensitivity 以及最终残余抖动
这部分解释了一个工程上非常常见、但经常被误读的现象：某些参数设置虽然 baseline JTOL 看上去不差，但在真实电源噪声环境下不一定最稳健。
关键结果
1. 仿真和实测在 JTOL 下降上的相关性是成立的
论文在实验室里测量了 victim lane 在不同 charge pump 设置下的 JTOL 降低量，并与仿真结果做对比。作者给出的 Table 4 非常关键：
• CP2：仿真 PSIJ 比值8.08，实测9.34。• CP3：仿真2.85，实测3.02。• CP4：仿真1，实测0.82。
从这个结果可以看出，虽然不是逐点完全重合，但整体趋势和量级都对上了，说明这套从 PDN 建模到 jitter sensitivity 的方法是有预测能力的。
2. 高带宽设置对 PSIJ 更不敏感，但不是所有指标都简单单调
论文在实测中还观察到一个很有工程味的结论：
• 更高的 charge pump 设置意味着更高的 CDR 带宽。 • 更高带宽通常带来更低的电源噪声敏感度。 • 但 baseline JTOL 并不是所有频段都一定最优。
文中提到，虽然 CP2 在 30 MHz 到 50 MHz 区间的 baseline jitter tolerance 略高，但它对 PDN 噪声明显更敏感；相比之下，CP3 在高频容限和电源噪声免疫之间是更稳妥的折中。
这说明，如果只看 baseline JTOL，而不看供电噪声条件下的 PSIJ，容易选错接收端参数。
3. 相位噪声相关性进一步验证了 on-die 提取方法
为了进一步增强可信度，论文不仅测了 Vcca 相关的 JTOL 变化，还测了非稳压电源轨 Vccb 上、带和不带相邻 lane 噪声耦合时的 phase noise profile，并与传输阻抗仿真进行对比。
作者指出，只有在正确处理 filler 的片上建模之后，仿真和实测才会真正吻合。这里面有两个关键点：
• 必须包含 filler 的 on-die 电感 Ldie，因为其金属走线长而窄。• 对 Vccb 必须在 M2 处分配 3 个独立端口，对应 3 个独立的 ground nets，并补上 remote ground bumps 之间的额外 package 电感 Lpkg。
这部分看起来像是“建模细节”，但其实它正是相关性能否成立的分水岭。
4. 论文证明了一个常被低估的事实：小电感和大 Cdie 组合足以在 GHz 段塑造关键噪声特征
Vcca 的高频谐振之所以成立，是因为：
• package top layer 上相邻通道之间的连接带来了非常小的电感。 • 每个 TxRx channel 自身又带有一定 Cdie。 • 与 board 去耦联动后，中低频阻抗被压低，反而让 GHz 段的小峰值在阻抗谱里更显眼。
这意味着，在多 lane 高速收发器里，通道之间的供电互连拓扑不只是“静态供电通路”，它本身也会定义噪声传播和抖动形成的频谱特征。
工程意义 / SIPI 启发
1. PSIJ 问题必须按“噪声源 + 传播路径 + 敏感度”三段来拆
这篇论文最大的工程启发，是把 PSIJ 明确拆成了三段：
• 噪声源：功耗事件电流轮廓和 lane 时序关系。 • 传播路径：on-die、package、board 联合 PDN。 • 敏感度：VCO、CDR 等关键模拟模块的供电噪声传递函数。
如果只盯着其中一段，很容易出现“PDN 看起来没问题，但链路就是过不了”的情况。
2. 片上端口定义位置会直接决定仿真是否可信
论文一再强调，端口要放在靠近晶体管的低金属层，而不只是放在 bump 或宏块边界。对做 chip-package co-design 的团队来说，这是一个很值得复用的原则：端口位置本身就是模型精度的一部分。
3. 稀有电源事件不能简单套用常规统计链路方法
对于 steady-state 或高重复性噪声，用长比特时域仿真加 extrapolation 往往是有效的；但对这种极端 power state transition，论文明确说明直接这样做会给出错误低 BER 结论。实际工程里，如果场景中存在 rare event，就应该考虑线性化敏感度建模或事件驱动式分析。
4. 接收端参数优化不能只看通道本身，也要看供电噪声免疫
很多时候调 CDR 参数，团队只盯眼图、JTOL、收敛速度等传统指标。这篇论文提醒我们，charge pump、环路带宽、Kpd 等参数同时也定义了系统对供电噪声的敏感度。所谓“最佳设置”，应该是在链路容限和 PSIJ 免疫之间取得平衡。
写在最后
这篇论文真正有价值的地方，不是把“电源噪声会引起抖动”讲了一遍，而是把这件事做成了一套可验证的方法学：从分布式片上 PDN 提取开始，到系统级阻抗验证、真实功耗事件建模、接收端敏感度计算，再到 JTOL 和相位噪声的实验室相关性闭环。
如果你正在做高速 SERDES、封装协同建模，或者遇到“仿真看不出来、实测却掉裕量”的问题，这篇论文很值得细读。它给出的不是某个单独技巧，而是一套真正可以落到 signoff 流程里的思路。
参考论文
论文来源：Xiaoping Liu，Wendem Beyene，Jihong Ren，Shiva Prasad Kotagiri，Joseph Kho Boon Hock，Chor Kuen Yeow，Dong-Myung Choi，DesignCon 2020论文题目：Accurate Simulation and Measurement Correlation of Power Supply Noise Coupling and Induced Jitter for High-Speed SERDES
