如何减少电路设计中PCB接地反弹？一篇总结所有技巧

由于 PCB 上的所有不同电路都在运行，因此有很多地方会产生不良噪声，这里列举 4个很常见的噪声问题。

随着高速数字电路的开关速度不断提高，信号返回参考接地电平的时间越来越短，这就会导致信号在该地平面上”反弹“，从而导致高于预期的电流量，并在输出信号中产生噪声

由于同时发生大量开关，接地反弹的噪声量可能会产生错误或者导致双重开关，这种影响就会导致电路的正常运转出现问题。

PCB 上多个电路运转时，如果这些电路走线并排运行，则更活跃的电路会影响 不太活跃的电路。

两者之间的这种嘈杂的无意耦合就被称为串扰，并排或垂直另一层上彼此太近的走线可能会发生串扰。

EMI 也就是电磁干扰，主要问题之一是返回信号路径设计不当。

理想情况下，PCB 的信号层将夹在电源层和接地层之间，从而在接地层上提供清晰的返回路径，如果平面被孔或分裂平面阻挡，则信号返回将四处游荡，试图找到返回的路，从而在运行过程中产生噪声干扰。

为了有效工作，板载电源需要以最短的电流路径布置，如果不注意组件的放置方式，电源可能会产生一个振铃信号，这会增加 PCB 的噪声水平。

这里主要讲一下第一点，PCB 接地反弹 。

要了解接地反弹，首先要了解集成电路 （IC）核心的晶体管和接地引脚的基础知识。下图显示了 COMS电路。

 

CMOS逻辑门中的接地反弹

PCB 中的接地反弹噪声是一个比较难测量的问题，接地反弹对电源门控和信号完整性与 PCB 中的走线阻抗和PDN 阻抗有关。

在大多数高速设计中，驱动电路的输出引脚 通常连接到具有一些输入电容的负载，当输出引脚置为逻辑电路“1”时，负载上的寄生电容完全充电至 VCC。当输出缓冲电路关闭为逻辑“0”时，容性负载放电以将浪涌电流提供回驱动器；这种快速涌入的电流流过驱动器的接地引脚。

在理想情况下，IC 封装的接地和电路板将保持相同的电压。然而，在实际设计中，由于 PDN 中的键合线、引线框架和寄生电感，管芯接地和电路板接地之间存在一些寄生电感。这些元件的总封装电感可以建模为一组串联电感，如上图所示。

当电流冲过键合线/引线框架/PDN 上的电感时，在芯片接地和电路板接地之间会形成反电动势。这会导致芯片接地和电路板接地在瞬间处于不同电压电平的现象，从而导致接地反弹噪声。然后，由于这些元件的直流电阻和 IC 封装/管芯中的寄生效应，这种积聚会受到抑制。为了更好地理解这如何影响信号行为，有助于理解这种寄生效应和走线的排列形成了一个具有一定阻抗和谐振频率的等效 RLC 电路。

当 PCB 中的接地反弹最小时，它可能不会对芯片接地或信号行为造成任何干扰。它仍然会发生，但它可能足够小以至于不会被注意到。但是，当接地反弹产生的反电动势较大时，尤其是当多个输出同时切换时，器件的接地电平会上升到可能影响 IC 上其他引脚组的电平。

当你查看将驱动组件连接到容性负载的走线时，走线电感和电容也会影响接地反弹如何影响你的信号。请记住，由于寄生电容和电感，所有走线都有一定的阻抗。由于实际走线具有这些寄生效应，因此它们需要包含在由走线、驱动器接地引脚上的电感和负载电容形成的集总 RLC 网络中。

例如，发生接地反弹的微控制器的接地电位可能会发生变化，因此在电源轨和地之间测量的电压比没有接地反弹的情况高 1.5 V。换言之，电源轨和芯片接地之间的电位差将比电源轨和电路板接地之间测得的电位高 1.5 V。另一种表述方式是在芯片接地和 PCB 接地层之间存在一个 1.5 V 的瞬时电位（即跨驱动器接地引脚测量）。

在此示例中，连接到微控制器的 3.3 V 逻辑 IC 可能会将逻辑“0”信号解释为“1”，因为它正在接收 1.5 V 逻辑“低”信号，这是由于该微控制器的电位电平发生了偏移。设备接地。继续这个例子，一个正在经历接地反弹的设备也可能误读其他组件的输入，因为输入电压电平是相对于芯片接地的。例如，一个逻辑“高”信号可能会被误解为“低”，因为输入引脚的电压是 1.8V 而不是 3.3V，这是由于芯片接地的上升。这低于 2.31V 的最小逻辑高电压。

当所有输出同时被驱动为低电平时，接地反弹的影响最为严重。那时芯片地的电压差急剧增加。此外，这种电平偏移就像RLC 网络中的快速上升信号，在某些条件下会表现出欠阻尼瞬态振荡。

芯片地的电平偏移不会永远持续，芯片地和 PCB 地之间的电位差最终会回落到零。因为走线和负载提供了一些寄生电容，所以这种电平偏移会表现出阻尼振荡，就像您在 RLC 电路中观察到的那样。这些振荡可以表现出不同程度的阻尼，具体取决于电流回路中的总电阻。如果管芯地发生振荡，该振荡将叠加在输出信号上，产生瞬态振铃现象。下图显示了由于接地反弹造成的这种欠阻尼瞬态振荡。

信号完整性的接地反弹：芯片中的电平偏移会在驱动器输出上产生强烈的振荡。

 

在不完美的情况下，驱动器的输出阻抗为零，负载输入阻抗为无穷大，走线上产生的任何瞬态都将具有零阻尼。在实际情况下，由于通过驱动器的直流电导及其在 LOW 和 HIGH 状态下的阻抗，阻尼将不为零。阻尼等于 ( R /2 L )，其中R是灌电流环路周围的总电阻，L是包含灌电流的电路的集总等效电感。

如果走线电感足够低，则阻尼常数会很大，任何接地反弹振荡都会迅速衰减。如果集总走线电感足够低 且集总电容足够大，则由于接地反弹引起的瞬态可能会过阻尼。这是 DDR 通道选择稍低走线阻抗（40 欧姆单端阻抗）的众多原因之一，因为它们的电感较低。具有较高输入电容的容性负载将具有较大的阻尼，这在高速 PCB 设计中成为问题：具有较快边沿速率的组件往往具有较低的输入电容和更多的接地反弹问题。

从物理上讲，旁路电容器的作用类似于电池，可补偿相对于电源轨测量的裸片接地电位的变化。当驱动器切换时，旁路电容器还接受来自放电负载电容的一些电流。

将旁路电容放置在尽可能靠近组件的 VCC 引脚的位置非常重要，以尽量减少接地走线的总电感。将电容器放置在通过两个通孔连接到接地层的焊盘上也是合适的，这将为 PCB 接地层提供较低的电感路径。

 

放置旁路电容器的最佳选择

返回路径越短，元件与接地层之间的电感就越低。因此，应尽可能将数字组件直接放置在数字接地区域上方，并且混合信号设备应放置在数字和模拟接地区域之间的桥上方。

使用组件引线较短的封装可降低串联电感。这也可以通过使用BGA 和过孔。还应使用去耦电容将干扰尽快引至地。将这些用于所有 IC 和晶体管接地引脚可能是个好主意。

快速消除电路中的干扰或噪声的另一种方法是使用多个过孔连接到地。

引起地弹的寄生可能无法完全消除，但是，通过偏移切换时间，你可以最大限度地减少接地反弹的范围或幅度。

该技术应与偏移结合使用，以允许在下一次切换事件之前发生阻尼。这将防止它被添加到可能已经存在的噪音中。

在设计和构建 PCBA 时，电气平衡始终是一个问题。在某些情况下，这些变化可能可以忽略不计，并且没有必要采取专门的行动。这些很少见，因为当今许多电路板都包含数字组件并处理高速信号。因此，减少接地反弹的设计和制造应该是你开发过程的一部分。

将每个接地引脚分别连接到接地层。将接地引脚以菊花链形式连接在一起将增加返回接地路径的长度并产生更多电感。