
前言
说到硬件工程师的日常,最让头大的莫过于高速电路设计。产品越做越小,频率越跑越高,但咱们实际设计起来,却常常被信号完整性、电源噪声、时序匹配、EMC等问题搞得十分苦恼。很多兄弟之前做惯了低频电路,想转型高速设计、争取更高薪资,却苦于找不到真正贴合实战的学习资料——理论堆砌一大把,一上手还是调不通。

其实很多时候,咱们缺的不是知识,而是一本真正的实战指南。今天就跟大家推荐一本王剑宇老师的经典书籍——《高速电路设计实践》。它不像传统教材那样死磕公式和理论,而是由一线工程师撰写,内容直接对应我们工作中最常见的DDR、PCIe、HDMI、USB等高速接口。
今天就把这本书的精华内容结合我自己的阅读体验,给大家做个简单的梳理。
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从设计实例出发,清晰地讨论了高速电路与低速电路的区别。本书开篇就点明:高速与否,不光看频率,还要看信号走线长度。
举个例子:一个200MHz的信号,如果布线非常短(远小于波长1/6),传输路径上电平差异很小,那它仍可被当作“低速”来处理;而一个100MHz的信号如果走线很长,传输延时大于上升时间的1/6,就得按高速信号来设计。
这一章还提了一个非常实用的观点:高速设计必须用“分布式”思维,不能把电路当成理想的集总参数系统——这也是很多初学者最容易栽跟头的地方。
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在高速电路设计中电阻、电容、电感、磁珠等器件的实际应用——它们早已不是理想元件。
比如电容,选型时不光要看容值,还要注意:
材质(X7R、Y5V、C0G 性能差很远)
工作电压(电压一变,容值可能掉一半)
温度特性
封装尺寸(影响ESL)

书中提到一个经典案例:某CPU电源纹波大,折腾半天发现VCC_PLL信号上仅有一个10uF/1206的陶瓷电容,改板后在就近增加两个2.2uF陶瓷电容和一个0.1uF电容,问题得到解决。
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这一章节系统介绍了逻辑器件的选型,并详细讨论了对LVDS、LVPECL、CML等高速电平的应用。
LVDS:低功耗,差分传输,适合长距离
LVPECL:速度快,驱动能力强,但功耗大
CML:常用于芯片间高速互联

选型时不光要看速率,还要注意匹配方式、共模电压、终端电阻设计等。
案例:某FPGA设计中,主控板未使用的LVDS输入引脚虽作了上、下拉处理,但在插拔业务板时仍出现误触发。其原因是上下拉电阻布局过远,单端长走线受到附近高速信号干扰,产生超过100mV的电压波动,被LVDS端口识别为有效逻辑。
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结合实例,讨论了对LDO、DC/DC电源电路的应用,还简单介绍了电源架构、电源管理、保险管选型等方面的内容。
它讲了LDO和DC/DC的选型对比、功耗计算、纹波控制、PMIC架构设计,甚至连保险丝选型都覆盖了。

很多人以为电源设计就是输出电压对了就行,其实不然。尤其是高速电路中,电源噪声直接影响信号完整性。
案例:某芯片输入电压上电过缓,导致DCDC芯片在未达工作电压前异常导通,造成输出波形出现非单调爬升(先异常上升,随后跌落,再正常启动)。需严格控制输入电源的上电速度。
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这一章深入介绍了高速电路设计中时序的分析和设计方法。这一章讲Setup Time / Hold Time、时钟抖动、时钟偏斜(Skew)、数据延迟等关键概念。作者用实际波形图+计算公式+案例的方式讲得很清楚。

尤其是对DDR这类并行总线,时序匹配不到位,轻则性能下降,重则根本无法工作。
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第六章系统介绍了复位电路与时钟电路的应用及设计方法。复位电路设计不好,系统可能会莫名其妙重启;时钟电路设计不好,jitter和phase noise会让你抓狂。

这一章列举7个案例,包括时钟树设计、晶体振荡器选型、复位延时电路等,都很实用。
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从SDRAM到DDR4,从QDR SRAM到Flash、EEPROM,这一章覆盖了绝大多数存储接口的设计要点。包括拓扑结构、Termination方案、等长要求、ODT配置等,实际项目中都可以作为参考。

案例:CPLD读取光模块EEPROM时因I²C协议处理不当导致冲突,通过降低时钟频率并增加响应等待时间解决。
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这里全面介绍了PCB设计中层叠结构与阻抗的计算、信号完整性、电源完整性、EMC、防护、结构与易用性、散热、可测试性等方面的内容。

这一章是全书篇幅最长的,涵盖:
层叠结构与阻抗计算
SI(信号完整性)
PI(电源完整性)
EMC与防护设计
这一章节也了举了13个实用案例,具体的大家可以自己下来看。