HBM3、HBM4 Interposer仿真优化
人工智能的繁荣正在推动内存行业向12.8Gbps的HBM4发展，将接口宽度从1024倍增加到2048倍。半导体晶圆厂正在加强2.5D和3D封装解决方案，将HBM3和HBM4无缝集成到SoC，解决由于更高的I/O计数和更深的微凸脚导致串扰和损耗增加而带来的布局和SI-PI挑战。实现12.8Gbps的HBM3 /4与soc集成需要对布局和SI-PI方面进行系统优化。
本文展示了一种高效的SI-PI布局优化方法，该方法与一种新型串扰屏蔽结构一起开发，该结构可显著减少串扰，从而实现HBM3和HBM4的更高速度。方法步骤如下:
1. 利用2D和3D-EM工具来平衡准确性和提取时间。
2. 用基于电压传递函数(VTF)的插入损耗(IL)、功率和串扰(PSXT)和插入损耗-串扰比(ICR)表征interposer。
3. 将interposer诱发的抖动分解为ISI、串扰和上升下降时间退化，以识别影响EYE闭合的主要通道参数，促进更好的布局和I/O架构优化。
本文通过评估硅(Si)和有机(RDL)中间层（Silicon (Si) & Organic (RDL) Interposers），确定HBM3/4-12.8Gbps的最佳变体、层叠和布线pattern，解决了实现12.8Gbps的关键行业问题。提供了一个系统级抖动预算，表明可用裕度为12.8Gbps，并评估了对均衡等I/O架构增强的需求。
一、HBM3传统Si-interposer布线仿真
布线结构：
2层信号层
在信号层之间设置地/电源层，为层间提供参考和屏蔽
共需在2个信号层上布线1024+信号
采用地-信号-地（G-S-G）布线模式
对于上面的链路首先抽取S参数，采用VTF来描述信道性能。
中间层通道可以使用三个关键参数进行表征:基于VTF（Voltage Transfer Function电压传递函数）的插入损耗(VTF- IL)、功率和串扰(VTF- PSXT)和插入损耗串扰比(VTF-ICR)。通过研究这些参数，我们可以预测信道的性能，特别是因为VTF-ICR与EYE开度直接相关。
下图为抽取的结果：ICR在15-22dB左右（插损IL越小越好，串扰和PSXT越小越好，ICR越大越好）
然后基于该S参数进行眼图仿真，仿真配置：
下图为眼图裕量结果，总的眼图裕量为：
1UI-(Tx jitter+Interposer induced jiter+JEDEC spec)
可以看出当前布线下不满足Jedec指标。
二、抖动分解，寻找根因
通过下面的方法逐步找出各个抖动的大小分量：
1、无干扰信号的时钟模式：在干扰信号关闭状态下，受害线路切换时钟码型时的眼图宽度。该条件排除了码间干扰和串扰，仅保留上升/下降沿劣化。
可以看出串扰是头号杀手，其实是上升下降时间恶化，ISI的影响很小。
三：屏蔽结构优化串扰
对屏蔽结果进行优化：
每个信号都被由水平和垂直地线以及缝合过孔构成的地笼所包围
地网格密度和缝合过孔密度经过优化，以平衡串扰和反射。更高的密度会减少串扰，但会增加容性耦合，导致更高的反射损耗
信号走线布设在地网格孔（相邻层）上方，以最小化信号对地容性耦合
L3和L1层的信号采用偏移布线来减少串扰，因为对齐会增加干扰改进后频域VTF及结果：
新型布局显著降低了串扰，但由于通道损耗增加了约1.5分贝，导致上升沿-下降沿劣化加剧。眼图的margin比较小。要实现12.8Gbps的传输速率，必须降低这种损耗，并在串扰与损耗之间找到平衡点。
四、优化插损，加大裕量
采用新颖的4L结构优化仿真：
优化后HBM3在12.8Gbps下具有较小的裕量。REF:Ilamparidhi I等 ；Innovative Interposer Solutions for HBM3/4: A Path to 12.8Gbps
欲知后事如何，且听下回分解。
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