Cadence Integrity 3D-IC平台支持TSMC 3DFabric技术_System_电路_航空_汽车

Cadence Integrity 3D-IC平台支持TSMC 3DFabric技术

内容提要

Cadence 3D-IC 解决方案以 Integrity 3D-IC 平台为核心，提供集成的规划、实现和系统分析，以优化多个小芯片（Multi-Chiplet）系统 PPA
Tempus^™ Timing Signoff Solution 时序签核解决方案支持芯片间分析和 STA 技术，加快流片速度
Voltus IC Power Integrity Solution 与 Celsius Thermal Solver 紧密结合，有助于进行早期多芯片压降和热分析，以提高设计的稳健性
客户可以放心采用 Cadence 3D-IC 解决方案和 TSMC 3DFabric 技术，打造新一代超大规模计算、移动和汽车应用

中国上海，2021 年 10 月 28 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布与 TSMC 合作，加速 3D-IC 多芯片设计创新。作为合作的一部分，Cadence^® Integrity^™3D-IC 平台是业界首个用于 3D-IC 设计规划、实现和系统分析的统一平台，可用于 TSMC 3DFabric^™ 先进封装技术、TSMC 全面的 3D 硅堆叠和先进封装技术系列。此外，Cadence Tempus Timing Signoff Solution^™时序签核解决方案进行了优化升级，以支持新的堆叠静态时序分析（STA）签核方法，从而缩短设计周期。得益于这些最新的里程碑，客户可以放心采用 Cadence 3D-IC 解决方案和 TSMC 3DFabric 先进封装技术，打造具有竞争力的超大规模计算、移动和汽车应用。

Cadence 3D-IC 解决方案支持全套的 TSMC 3D 硅堆叠和先进封装技术，包括集成扇出（Integrated Fan-Out，InFO）、晶圆级封装（Chip-on-Wafer-on-Substrate，CoWoS^®）和集成芯片系统（System-on-Integrated-Chips，TSMC-SoIC^™）。该 3D-IC 解决方案支持 Cadence 智能系统设计（Intelligent System Design^™）战略帮助客户实现卓越的片上系统（SoC）设计。

Cadence 3D-IC Integrity 平台在统一的环境中提供 3D 芯片和封装规划、实现和系统分析。这让客户可以简化多个小芯片的设计规划、实现和 3D 硅堆叠的分析，同时还可以优化工程生产率以及功耗、性能和面积（PPA）。同时，该平台具有与 Cadence Allegro^® 封装技术和 Cadence Virtuoso^® 平台集成的协同设计能力，能够实现完整的 3D 集成和封装支持。

为了让客户进一步受益，Cadence 的分析工具与 Integrity 3D-IC 平台紧密集成，并与 TSMC 的 3DFabric 技术无缝协作，有助于实现由系统来驱动的 PPA 目标。例如，Tempus Timing Signoff Solution 时序签核解决方案，集成了快速自动裸片间（RAID）分析，是 Cadence 3D STA 技术的一部分，可帮助客户创建具有精确时序签核的多层设计。Cadence Celsius^™ Thermal Solver 热求解器能够对多芯片堆叠、SoC 和复杂的 3D-IC 进行分层的热分析。在分层分析中，采用更细的网格来建模热点，使客户能够实现运行时间和精度目标。Cadence Voltus^™ IC Power Integrity Solution 可提供热分析、压降分析和跨芯片电阻分析，以提高设计的稳健性。

“我们与 Cadence 的共同努力证明，Integrity 3D-IC 平台以及签核和系统分析工具，可以支持 TSMC 先进的 3DFabric 芯片集成解决方案，为我们共同的客户提供了灵活性和易用性。”TSMC 设计基础管理副总裁 Suk Lee 表示，“我们与 Cadence 长期合作的结果使设计人员能够充分利用 TSMC 的先进工艺和 3DFabric 技术在功率、性能和面积方面的显著改进，同时加快差异化产品的创新。”

“通过努力确保我们的 Integrity 3D-IC 平台支持 TSMC 的 3DFabric 技术，我们正在推进与 TSMC 的长期合作，并促进几个新兴领域的设计创新，包括 5G、AI 和 IoT。” Cadence 公司资深副总裁兼数字与签核事业部总经理滕晋庆（Chin-Chi Teng）博士表示，“TSMC 3DFabric 产品搭配 Cadence 集成的大容量 Integrity 3D-IC 平台、Tempus Timing Signoff Solution 时序签核解决方案、Allegro 封装技术和 3D 分析工具，为我们共同的客户提供了高效的解决方案，以部署 3D 设计和分析流程，创建强大的硅堆叠设计。”

来源：Cadence楷登

发布最新版AWR Design Environment Platform，助力先进RF设计

内容提要● AWR V16 版本支持异构技术的不断发展，助力汽车、雷达系统和半导体的 5G 无线和连接系统● 应用 AWR 软件开发的定制化射频到毫米波 IP，现在可以在各个 Cadence 设计工具平台上使用，为无线系统设计提供无缝解决方案● 集成电路、封装和 PCB 射频工作流程的基础性进展缩短了设计周期，以配合客户的产品上市时间表● 完全集成的有限元（FEA）分析求解器技术可提供精确的多物理场（电磁和热）系统分析，具有近线性的可扩展性和容量中国上海，2021 年 6 月 23 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出 AWR Design Environment® Version 16 （V16），该版本具有突破性的跨平台互操作性，支持从射频到毫米波（mmWave）知识产权（RF IP）的集成，适用于行业领先的 Cadence® Virtuoso® 设计平台以及 Allegro® PCB 和 IC 封装设计平台的异构技术开发。V16 版本还增加了与 Clarity™ 3D Solver 求解器和 Celsius™ Thermal Solver 热求解器的无缝集成，为大规模复杂射频系统的电热性能分析提供了无限制的容量。新版 AWR Design Environment（包括 Microwave Office® 电路设计软件）使客户能够为汽车、雷达系统和半导体技术高效设计 5G 无线和连接系统，更快地将产品推向市场。与同类竞品的工作流程相比，V16 版本中的平台和求解器集成可使设计周转时间（TAT）缩短 50%。 “要在当下竞争激烈的 5G/无线市场中脱颖而出，客户需要能够支持完整且全面的射频工作流程的解决方案，这种工作流程不是始于芯片终于芯片，而是延伸到整个系统。”Cadence 公司全球研发副总裁 Vinod Kariat 表示，“AWR Design Environment V16 版本所支持的射频工作流程创新，始于设计数据和软件 IP 在跨产品共享和无缝传输方式的基础性进步。在 Cadence 的总体产品架构下，该版本所引入的射频集成水平将真正地提升工程团队的生产力。”要加快射频集成和提升工程设计生产力，平台的互操作性至关重要。AWR Design Environment 可以与 Virtuoso 和 Allegro 平台之间无缝共享设计数据，可消除射频设计和制造布局团队之间的任何脱节，节省了宝贵的工程资源，大幅推进开发周期。通过使用 V16 版本及其内置的电磁（EM）和热嵌入分析，客户的 TAT 缩短了 3 倍以上。该版本的主要功能亮点包括：与 Allegro 集成：确保与 PCB 和 IC 封装设计流程的制造兼容性和射频集成与 Virtuoso 集成：利用 Microwave Office 完成射频前端设计 IP，并将其与 Virtuoso Layout Suite 结合使用，以进行集成电路和模块集成与 Clarity 集成：支持 EM 分析，用于大型射频结构的设计验证，例如模块封装和相控阵馈电网络与 Celsius 集成：为单片微波 IC（MMIC）和 PCB 高功率射频应用提供热分析AWR 增强功能：利用设计自动化和有限元分析（FEA）求解器性能的增强，加速 RF IP 的创建 “在我们推动射频/毫米波 MMIC、RFIC 和多芯片 2.5/3D 封装技术进步的过程中，AWR Design Environment、Allegro PCB/SiP 和 Virtuoso RF 等带有集成电磁求解器技术的 Cadence 平台发挥了至关重要的作用。”HRL Laboratories 先进封装解决方案事业部负责人 Florian Herrault 说道，“借助 Cadence 的射频解决方案，我们的设计团队实现了性能和生产力提升，我们为此感到非常激动。我们现在能够与我们的集成电路、封装和电路板团队共享在 Microwave Office 中创建的 RF IP，这有助于大幅缩短整体设计时间，进而能够更快地将最高质量的产品推向市场。”AWR Design Environment V16 支持 Cadence 智能系统设计™（Intelligent System Design™）战略，旨在助力系统级芯片 (SoC) 设计卓越和系统创新。V16 版平台现已发布并可供下载。如需了解更多信息，请访问 www.cadence.com/go/AWRV16。来源：Cadence楷登