Cadence 与联电共同开发认证的毫米波参考流程达成一次流片成功_System_HPC_寄生参数_电路_半导体

Cadence 与联电共同开发认证的毫米波参考流程达成一次流片成功

联电射频芯片设计工具包（RF FDK）和 Cadence RF 方案帮助其共同客户 - 聚睿电子取得卓越 5G 射频设计成果

中国上海，2022 年 11 月 30 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）与联电（纽约证券交易所股票代码：UMC；台湾证券交易所股票代码：2303）今日宣布双方合作开发并经认证的毫米波参考流程，成功协助亚洲射频IP设计领导厂商聚睿电子（Gear Radio Electronics），在联电 28HPC+ 工艺技术以及 Cadence^® 射频（RF）解决方案的架构下，达成了低噪音放大器（LNA）IC 一次流片成功（first-pass silicon success）的非凡成果。

经验证的联电 28HPC+ 解决方案非常适用于高速毫米波器件，可提供硅精确的器件模型，支持高达 110GHz 的电路设计应用，如聚睿电子的低噪音放大器设计。Cadence Virtuoso^® RF 解决方案结合了多个电磁（EM）求解器，使聚睿电子能够获得精确的仿真结果。更具体地说，聚睿电子使用了符合业界黄金标准的电磁场仿真器 —— Cadence EMX^® Planar 3D Solver 电磁场仿真工具，为 CMOS 设计建立精确电磁模型，大幅减少了从电路前仿到版图后仿验证所需的设计周期。

相比于过往的设计流程，聚睿电子加快了一次完成芯片设计的实现步伐，并获得了硅精确的仿真结果。聚睿电子将仿真结果与其 60GHz 低噪音放大器的芯片测量值进行比较时，发现其 S21（正向穿透系数，即正向增益）峰值频率、S21 峰值和噪声指数（NF）等指标均落在中段个位数百分比范围内。

经认证的毫米波参考流程通过 Cadence 工具提供多种功能，包括：

通过 Virtuoso Schematic Editor（电路图编辑器）、Virtuoso ADE Explorer 及 Assembler、Spectre^® X 模拟器、Spectre AMS Designer 和 Spectre RF进行设计输入和仿真
通过 Virtuoso Layout Suite 和 Pegasus 验证系统（PVS）进行版图实现
通过 Quantus^™ 提取解决方案对晶体管间连线进行寄生参数提取
通过 EMX 3D Planar Solver 电磁场仿真工具进行包含被动元件在内的跨晶体管互连电磁分析

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Cadence 多物理场系统分析研发副总裁顾鑫（Ben Gu）表示：“我们与联电密切合作推出经认证的毫米波流程，帮助聚睿电子取得了优异的设计成果，此设计流程包括我们领先业界的 Virtuoso RF 解决方案，尤其是 EMX 3D Planar Solver 电磁场仿真解决方案更是取得了非凡成果。此外，Cadence 晶圆客户支持团队全力以赴，以确保在聚睿电子等客户运用联电 28 纳米工艺时，我们的创新流程可为其创造巨大的价值。这是多方合作下客户首次通过硅验证的电路设计，我们期待共同开展更多项目，并助力其取得设计成功。”

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聚睿电子总经理郭秉捷（BJ Kuo）表示：“EMX 仿真出的电磁模型以及 Cadence Quantus 提取解决方案的寄生参数提取信息被共同整合到了 Virtuoso RF 解决方案的单一环境中，使版图后仿效率更高。此外，芯片数据更验证了联电的毫米波模型和 Cadence 射频解决方案的准确性。”

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联电元件技术开发及设计支持副总经理郑子铭（Os bert Cheng）表示：“通过聚睿电子等客户的成功案例可以看出，我们与 Cadence 共同开发的毫米波参考流程让 RF 设计变得更快速、更容易。我们与 Cadence 的合作成功使聚睿电子设计出兼具准确性和创新性的 LNA，成就聚睿电子傲人的芯片性能，期待未来我们的 mmWave 平台能创造更多的客户成功案例。”

Cadence 射频解决方案支持 Cadence 智能系统设计策略，实现卓越的 SoC 设计。

来源：Cadence楷登

成熟的PCIe 6.0 IP可极大降低复杂系统开发难度

(本文翻译转载自Cadence Blog，作者Tony Chen）从正式发布至今，PCI Express® (PCIe®) 发展迅速，在现代数字世界中无处不在，已经成为高性能计算、人工智能/机器学习（ML）加速器、网络适配器和固态存储等应用不可或缺的一项技术。不仅如此，PCIe 技术近期在速度和延迟方面取得的突破让其在存储器架构中也获得了广泛应用（例如通过 PCIe/CXL 插槽连接的 NAND 和 DRAM）。人工智能/机器学习（ML）应用的变革以及企业工作负载加速迁移至云端的趋势，持续推动数据流量前所未有的增长。为了应对未来对数据带宽的需求，PCI-SIG 于2019 年发布了 PCIe 6.0，将数据传输速率翻倍至 64GT/s。最终版 PCIe 6.0 标准已于 2022年1月正式发布。图1：IO 带宽增长预测和 PCIe 标准的演化PCIe 6.0 的主要挑战将 I/O 带宽从 PCIe 5.0 的 32GT/s 翻倍至 64GT/s 给信号完整性（SI）带来了巨大挑战。PCIe 向后兼容的需求必须持续支持 PCB、连接头和扩展卡等传统通道。数据速率为 32GT/s 且采用不归零制（NRZ）编码时，传统通道的插入损耗总和在奈奎斯特频率（16GHz）下可达到36dB以上；当速率提升至64GT/s NRZ 时，奈奎斯特频率翻倍至 32GHz，通道的频率相关损耗将增加到 70dB 以上。如此的全通道信号损失将令噪音完全无法识别，传输的数据将无法被有效还原。PAM4 加持 PCIe 将信号调制模式从非归零编码（NRZ）改至四电平脉冲幅度调制（PAM4）是 PCIe 6.0 克服通道信号损失挑战的方法。PAM4 是一种多电平信号传输技术，每个单位时间（UI）传输2比特，而 NRZ 每个单位时间仅传输1比特（见图2）。采用 PAM4 信号调制技术的PCIe 6.0 每个 UI 可以传输2比特数据，数据速率在奈奎斯特频率不变的情况下增加一倍，成为 PCIe 6.0 的一大优势。通道损失也因此与 PCIe 5.0 一样可控。图2：PAM4 信号调制然而，升级至采用 PAM4 信号调制的 PCIe 版本还需要解决一系列挑战，并应对因此导致的复杂性上升。幸运的是，Cadence 对 PAM4 并不陌生。早在 2017 年，Cadence 就通过对 Nusemi 公司的收购开始研发112Gb/s 的 PAM4 技术。今天，Cadence 已经是多个先进 FinFET 节点下 112G/56G PAM4 SerDes IP 的领先供应商，客户使用我们的 IP 已经开发出多项成功的芯片设计。协议更新，为效率而生 PIPE 到控制器的接口也升级到了 6.0 版本，延迟进一步降低。PCIe 6.0 标准引入了流控制单元的概念（FLIT），与 PAM4 所需的前向纠错（FEC）高效协同，为采用最常见配置的主流负载提供更低的延迟。PCIe 前代版本通过动态链路带宽和低功耗状态实现节能。但在此过程中，动态链路带宽会干扰数据流的传输。PCIe 6.0 采用全新的低功耗状态 L0p，可在不干扰数据流的前提下允许功耗相对带宽的按比例调整。Cadence 针对 PCIe 6.0 的完整 IP 解决方案图3：Cadence 的 PCIe PHY 和控制器解决方案Cadence 致力于引领行业采用最新的 PCIe 6.0 标准，用 PCIe 6.0 IP 解决方案应对前沿领域快速变革的技术需求。过去 20年，Cadence 一直是 PCIe PHY 和控制器的领先供应商。采用 Cadence 领先的 PAM4 技术以及经过验证的112G/56G PAM4 以太网 PHY IP，结合在 PCIe 领域深厚的经验，Cadence 致力于为市场提供最先进的 PCIe 6.0 PHY 和控制器 IP。来源：Cadence楷登