通过其新的全面计算解决方案（Total Compute Solutions）加速移动设备芯片的开发_System

通过其新的全面计算解决方案（Total Compute Solutions）加速移动设备芯片的开发

内容提要：

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新推出的 Arm TCS23 和 Cadence 工具为芯片流片提供了捷径

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Cadence 对其 RTL-to-GDS 数字流程进行了精细优化，为 Arm Cortex-X4、Cortex-A720 和 Cortex-A520 CPU 以及 Immortalis-G720、Mali-G720 和 Mali-G620 GPU 提供相应的 3nm 和 5nm 快速应用指南（RAK），助力工程师提高效率，改善结果质量

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Arm 利用 Cadence Cerebrus 工具在其 Arm Cortex-X4 CPU 上更快达到并超越 PPA 目标

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Cadence 验证流程针对最新的 Arm CPU 和 GPU 进行优化，助力客户提高验证吞吐量

中国上海，2023 年 6 月 1 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布继续扩大与 Arm 的合作，共同推进移动设备芯片的开发，通过使用 Cadence^® 数字和验证工具以及新推出的 Arm^® Total Compute Solutions 2023（TCS23）为客户提供更快的芯片流片方法，其中包括 Arm Cortex^®-X4、Arm Cortex-A720 和 Cortex-A520 CPU 以及 Immortalis^™-G720、Mali^™-G720 和 Mali-G620 GPU。

用于 Arm TCS23 的 Cadence 数字流程

通过此次最新合作，Cadence 为 3nm 和 5nm 节点提供了全方面的 RTL-to-GDS 数字流程快速应用指南（RAKs），以帮助客户利用新推出的 Arm TCS23 实现功耗和性能目标。针对全新的 Arm TCS23，经过优化的 Cadence 工具包括 Cadence Cerebrus^™ 智能芯片设计工具、Genus^™ 综合解决方案、Modus DFT 软件解决方案、Innovus^™ 数字实现系统、Quantus^™寄生参数抽取解决方案、Tempus^™时序签核解决方案及ECO功能、Voltus^™IC 电源完整性解决方案、Conformal^®等效性检查及 Conformal 低功耗。Cadence Cerebrus 为 Arm 提供了 AI 驱动的设计优化能力，使 Cortex-X4 CPU 的时序（TNS）提高了 50%，单元面积减少了 10%，漏电功耗改善了 27%，使 Arm 能够更快地实现功耗、性能和面积（PPA）目标。

该数字 RAK 为 Arm TCS23 用户提供了几项关键优势。例如，AI 驱动的 Cadence Cerebrus 可以实现自动化并扩展数字芯片设计，为客户提供了比手动迭代方法更高效的方式。Cadence iSpatial 技术提供了一套集成的实现流程，有助于提高可预测性和改善 PPA 结果，从而最终加快设计收敛。RAK 还集成了创新的智能层次结构流程，能够缩短在大型高性能 CPU 上的周转时间。Tempus ECO Option 能提供基于路径的分析模式，也被集成到该流程中，以实现准确的签核和最终设计收敛。最后，RAK 还使用了 GigaOpt 电路开关活动感知功耗优化引擎，该引擎与 Innovus 数字实现系统和 Genus 综合解决方案相结合，可大幅降低动态功耗。

用于 Arm TCS23 的 Cadence 验证流程

Arm 使用 Cadence 验证流程来验证基于 Cortex-X4、Cortex-A720 和 Cortex-A520 CPU 以及基于 Immortalis-G720、Mali-G720 和 Mali-G620 GPU 的移动参考平台。Cadence 验证流程支持 Arm TCS23，包含 Cadence Xcelium^™ 逻辑仿真平台、Palladium^® Z1 及 Z2 企业仿真平台、Helium^™ Virtual 及 Hybrid Studio、Jasper^® 形式验证平台和 Verisium Manager^™ Planning and Coverage Closure 工具。

Cadence 验证流程助力 Arm TCS23 用户提高了其整体验证吞吐量，使他们可以充分利用先进的软件调试能力。Cadence 还证实，Cadence Perspec^™ System Verifier、VIP 和 System VIP 工具都支持基于 TCS23 的设计，有助于客户快速集成基于 TCS23 的 SoC，尽快将产品推向市场。此外，虚拟和混合平台参考设计包括 Arm Fast Models，以便客户通过 Cadence Helium Studio 以及 Cadence Palladium 和 Protium 平台（也称为动力双剑）进行早期软件开发和验证。

“随着 Arm TCS23 的交付，我们将帮助全球客户挖掘创新潜力，为他们提供梦寐以求的高性能和高效计算，推动新一代移动体验，”Arm 公司高级副总裁兼客户业务线总经理 Chris Bergey 说，“通过与 Cadence 的持续合作，我们成功地利用 Cadence 数字和验证流程，将最新一代 CPU 和 GPU 交付到客户手中，加快产品上市时间。”

“Arm 一直致力于打造基础计算平台，满足高性能和高效计算需求，而新推出的 Arm TCS23 旨在助力设计人员打造世界上最先进的移动设计，提供最佳用户体验，”Cadence 公司资深副总裁兼数字与签核事业部总经理滕晋庆 Chin-Chi Teng博士表示，“通过与 Arm 合作开发 TCS23，并提供创新的数字和验证流程，我们正在共同引领客户提高整体生产力，以实现更快的芯片流片时间。”

Cadence 数字和验证流程支持 Cadence 智能系统设计（Intelligent System Design^™）战略，助力实现系统级芯片（SoC）的卓越设计。

来源：Cadence楷登

推出 Joules RTL Design Studio，将 RTL 生产力和结果质量提升到新的高度

内容提要将 RTL 收敛速度加快 5 倍，结果质量改善 25%RTL 设计师可快速准确地了解物理实现指标，根据提供的指引有效提升 RTL 性能与 Cadence Cerebrus 和 Cadence JedAI Platform 集成，实现 AI 驱动的 RTL 优化中国上海，2023 年 7 月 17 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence® Joules™ RTL Design Studio，这款新的解决方案可为用户提供实用的洞察，有助于加快寄存器传输级（RTL）设计和实现流程。前端设计人员可以在一个统一的界面使用数字设计分析和调试功能，在进入实现阶段之前全面优化 RTL 设计。借助这一解决方案，用户可以通过 Cadence 领先的 AI 产品系列，利用生成式 AI 进行 RTL 设计探索和大数据分析。Joules RTL Design Studio 有助于用户快速准确地得出物理估计值，最多可将 RTL 生产力提升 5 倍，并实现高达 25% 的结果质量（QoR）改善。Joules RTL Design Studio 扩充了 Cadence 现有的 Joules RTL Power Solution 解决方案，通过增加对功率、性能、面积和拥塞（PPAC）的可见性，覆盖了物理设计的方方面面。此外，这款新工具还附带一系列有助于提升生产力的功能和优势，包括：1独树一帜的智能 RTL 调试辅助系统：提供早期 PPAC 指标，在整个设计周期（逻辑、物理、生产实现）内提供实用的调试信息，帮助工程师进行假设分析，探索潜在的解决方案，尽量减少迭代，提升设计性能。2依托成熟引擎：Joules RTL Design Studio 与 Innovus™ Implementation System、Genus™ Synthesis Solution 和 Joules™ RTL Power Solution 共用相同的强大引擎，用户可通过同一个 GUI 访问所有分析和设计探索功能，优化结果质量。3集成强大的 AI 技术：Joules RTL Design Studio 与生成式 AI 解决方案 Cadence Cerebrus™ Intelligent Chip Explorer 集成，用于探索不同的设计空间场景，如布线图优化、权衡频率和电压。此外，Cadence Joint Enterprise Data and AI（JedAI） Platform 可针对不同的 RTL 版本或前几代项目进行趋势和洞察分析。4集成 lint 检查器：工程师可以循序渐进地运行 lint 检查器，提前排除数据和设置问题，减少错误并缩短设计完成时间。5统一界面：给 RTL 设计人员带来了友好高效的使用体验，反馈物理实现情况，定位并分类违例问题，分析瓶颈所在，以及 RTL、原理图和 layout 交互查询。 “现在，RTL 设计人员可以快速获取 PPAC 调试所需的所有物理信息。以往，他们只能等到实现阶段才能获得这些信息，而这个过程短则几天，长则数周，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士表示，“Joules RTL Design Studio 让设计人员可以尽早发现并及时解决各种挑战，最终加快产品上市。我们的此番努力再次兑现了我们的初始目标：将 RTL 收敛速度提升 5 倍，并实现 25% 的结果质量改善。”Joules RTL Design Studio 是更广泛的 Cadence 数字全流程的一部分，助力客户加快设计收敛。新推出的工具和更广泛的流程支持公司的智能系统设计（Intelligent System Design™）战略，旨在实现系统级芯片（SoC）卓越设计。客户反馈 “我们的工程师实现了高效的分析，将生产力提高了 2-3 倍，大大减少了 RTL 设计师和实现团队之间的迭代。Joules RTL Design Studio 为我们提供了一种强大、高效的方法，使我们可以根据逻辑和物理原因查找时序违例问题并对其进行分类，还可以执行瓶颈分析，对 RTL、原理图和 layout 进行交叉查询。与我们之前使用的从前至后的设计流程相比，我们现在能够更早发现设计问题。将其与 Cadence 数字全流程（Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution）一起使用，有助于显著缩短我们的设计工期。除了目前正在进行的设计外，我们还计划使用 Joules RTL Design Studio 来提高未来项目的设计效率。”—— Shunji Katsukigeneral manager,SoC System Development DivisionGlobal Development Group,Socionext “我们的 RTL 设计团队致力于打造优异的硅产品，以更高的性能和更低的功耗提供更智能的用户体验。要想实现这一目标，他们需要基于对功率、性能、面积和拥塞的早期估计做出设计决策。Joules RTL Design Studio 能够实现精确的物理原型验证，让我们的设计人员可以信心满满地大胆创新，减少了前端和后端团队之间的迭代，因此联发科可以更快地将各种独具优势的产品推向市场。”—— Harrison Hsiehsenior general manager of Silicon Product Development, MediaTek “在设计周期的早期阶段找到 RTL 瓶颈对于 IP 开发至关重要，这有助于实现快速更新，提高 RTL 质量并改善 PPA 结果。特别是对于 Arm，Joules RTL Design Studio 可以帮助我们找到与拥塞和深层逻辑相关的问题所在，从而节省寻找根本原因的大量时间。”—— Mark Galbraithvice president of Productivity Engineering,Arm “随着系统级芯片的功耗密度不断增加，高能效设计的重要性与日俱增。为此，我们在进一步增强 RTL 层面的优化方面付出了不懈努力。现在，通过利用 Cadence 的 Joules RTL Design Studio，我们能够在设计阶段的早期进行高效准确的功率细化分析。它能够进行功耗预测，助力我们快速完成 RTL 优化迭代，确保设计团队显著加速 RTL 优化。”—— Zejian CAICOT Methodology,T-Head,Alibaba 来源：Cadence楷登