有同学问：LPDDR4等长设计，为什么PCB走线长度都是80mm，时序仍然可能不满足？

DQ0 的 PCB 走线是 80 mm，DQS0 的 PCB 走线也是 80 mm。

从官方Package Flight Time数据中提取各 DQ、DQS 的参数，假设这两根信号的封装延迟不同：

• DQ0 封装延迟：65 ps

• DQS0 封装延迟：80 ps

• PCB 传播延迟：6 ps/mm

这里的数值只是为了方便计算，并非某款芯片的实际封装数据。

传输延迟 (TPD) 的计算方式如下所示：

其中DK是介电常数，不同的板材有不同的DK，C是光速

PCB 走线延迟：80 × 6 = 480 ps

DQ0 的总延迟：480 + 65 = 545 ps

DQS0 的总延迟：480 + 80 = 560 ps

两者相差：560 - 545 = 15 ps

因此虽然PCB走线都是80mm，但总传播延迟相差了15ps。

按照DQ、DQS之间skew ±5 ps的要求，显然不满足。

如何处理呢？

既然DQ0比DQS0 少了15ps的封装延迟，那么在其他条件相同的情况下，就可以通过增加 DQ0 的 PCB 走线来补偿。

按照刚才假设的 6 ps/mm：

ΔL = 15 ÷ 6 = 2.5mm

也就是说，DQ0 需要比 DQS0 多走约 2.5 mm。

因为最终要匹配的是到达时间，而不是走线长度。

大家可以参考一下下面DQ和DM的布线：

声明：

 

本文转载自电子开发学习，本号对所有原创、转载文章的陈述与观点均保持中立，推送文章仅供读者学习和交流。文章、图片等版权归原作者享有，如有侵权，联系删除。