Cadence与三星晶圆代工厂深化2nm及3D‑I合作，以满足激增的AI基础设施与物理 AI 需求
此项多年期协议将扩展内存、NVIDIA NVLink-C2C 和先进接口 IP 产品，以及面向三星晶圆代工厂第二代 2nm 节点的代理式 AI 优化、GPU 加速的 EDA 和 SDA 流程，赋能下一代 AI 基础设施和物理 AI 设计。 中国上海，2026 年 6 月 2 日——Cadence（NASDAQ：CDNS）与三星晶圆代工厂近日宣布开发全套内存与接口 IP 产品组合，并针对三星晶圆代工厂第二代 2nm 工艺技术扩展 Cadence 代理式 AI 数字、定制、3D‑IC 以及系统设计与分析 (SDA) 流程的认证。此次合作将打造出一个签核就绪平台，为数据中心、边缘计算和智能设备领域的下一代 AI 基础设施及物理 AI 设计提供支持。早在 2025 年，双方便已宣布 Cadence 工具和 IP 在包括第二代 2nm 在内的多个三星晶圆代工厂节点上获得认证。在此基础上，此项为期多年的新协议将进一步扩展 Cadence® 的内存与接口 IP 产品组合，其中包括支持 NVIDIA NVLink-C2C 的互连技术，以及采用 CUDA-X GPU 加速的库，全面覆盖高速 SerDes、PCIe®、UCIe® 以及所有主流内存接口，全面适配第二代 2nm 工艺节点。同时，该协议还将深化对已认证 Cadence 流程的支持，使生态系统合作伙伴能够以更高的性能、更低的功耗和更快的流片速度，实现大型 AI、HPC 及先进系统的设计。““AI 基础设施和物理 AI 正推动行业迈向先进节点和 3D‑IC 设计，这对容量、集成度和签核置信度的要求远胜以往。”Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示，“在与三星晶圆代工厂的后续合作中，我们将为共同客户提供经过生产验证的平台，助力他们更快将下一代 AI 和高性能计算系统推向市场。”“面对 AI 基础设施和新兴物理 AI 应用领域需求暴增，客户越来越青睐于采用三星晶圆代工厂第二代 2nm 工艺来实现前沿 AI 设计。”三星电子执行副总裁兼晶圆代工设计平台负责人 Jongshin Shin 表示，“与 Cadence 扩大合作后，我们将提供一个包含先进内存、接口 IP 和 AI 优化流程的稳健半导体及 3D-IC 平台，以实现卓越的性能、效率和创新。”“面向三星晶圆代工厂第二代 2nm 工艺节点的代理式 AI EDA/SDA 平台与 3D-IC 设计Cadence 与三星晶圆代工厂将为第二代 2nm 工艺提供全面且经过认证的流程，包括 Cadence 用于数字实现的 Innovus™ Implementation System、用于模拟和定制设计的 Virtuoso® Studio、用于完整 3D‑IC 系统规划与实现的 Integrity™ 3D‑IC 平台、用于电源完整性及系统级功耗分析的 Voltus™ IC Power Integrity Solution 以及用于签核的 Quantus™ Extraction Solution 和 Tempus™ Timing Solution。Cadence 实现了关键的第二代 2nm 设计特性，包括可用于在布局布线流程中进行毛刺功耗优化的 Innovus 系统和 Genus™ Synthesis Solution，以及可实现最佳性能、功耗和面积 (PPA)、并缩短周转时间 (TAT) 的智能分层流程。三星 3D Cube-H 设计方案配备了一套完整的混合铜键合（HCB）技术系统规划、实现及签核流程，涵盖 Cadence Cerebrus® Intelligent Chip Explorer、Integrity 3D‑IC、Innovus Implementation、Voltus IC Power Integrity (ERA) 以及 Pegasus™ Verification System。该方案支持硅中介层的自动布线与优化，并确保分析、签核与验证环节之间实现更紧密的互联；借助 Tempus 和 Pegasus 解决方案，该方案能够提供值得信赖且极具信心的签核保障。推进 NVLink-C2C 互连，赋能下一代 AI 基础设施NVIDIA 正借助 Cadence 与三星晶圆代工厂携手扩展后的先进节点和 3D-IC 平台，通过 NVIDIA NVLink-C2C 和 CUDA-X GPU 加速功能提供高带宽互连——这些基础性技术不仅为下一代加速计算系统注入强劲动力，更进一步增强了整个生态系统制造高性能 AI 半导体的能力。““随着 AI 工作负载不断扩大、系统架构日益复杂，半导体生态系统需要能够同步应对先进节点仿真和设计复杂度的工具与平台。”NVIDIA 副总裁兼计算工程总经理 Timothy Costa 表示，“通过在三星晶圆代工厂第二代 2nm 平台上利用 Cadence 的 GPU 加速设计流程，我们正在不断优化下一代 AI 架构和高带宽互连的性能与交付。”“赋能 Ambarella 的下一代边缘 AI 平台Ambarella 正在开发下一代 2nm 边缘 AI 平台，旨在进一步巩固其在高性能、超低功耗 AI 感知及物理 AI SoC 领域的领先地位，从而服务于涵盖机器人、无人机、自主机器及先进传感应用在内的各类智能边缘系统。““Ambarella 的边缘 AI 战略专注于在最先进的工艺节点上提供业界领先的单位功耗性能、可扩展的 AI 加速以及强大的多传感器处理能力。”Ambarella 首席运营官 Chan Lee 表示，“我们将与 Cadence 和三星晶圆代工厂开展合作，为下一代 2nm 边缘 AI 提供 PCIe 5.0 IP，鉴于我们要应对该工艺节点在设计、验证和制造方面所面临的复杂挑战，这项合作显得至关重要。拥有签核就绪、协同优化的 IP 和工具解决方案，加上稳健且经生产验证的设计套件和 PDK，我们的团队能够充满信心地推进工作，降低风险，并专注于加速低功耗 AI 感知、物理 AI 和智能边缘计算等领域的创新。”“Cadence 与三星晶圆代工厂在“2026 年三星先进晶圆代工生态系统”（SAFE）活动期间重点展示双方深化后的合作伙伴关系与设计赋能成果，通过技术会议和演示等方式呈现面向 GPU 加速 AI 工作负载的第二代 2nm 及 3D-IC 设计流程。 来源：Cadence楷登
