华为何庭波提出的“τ定律”！我把它翻译成SIPI工程师最能听懂的话

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作者 | 仿真老班长 仿真秀优秀讲师

首发 | 仿真秀App

   

导语：如果说过去几年中国半导体最常被追问的问题是“没有EUV怎么办”，那么何庭波在2026年抛出的“τ定律”，某种程度上给出了一种完全不同的回答: 不一定非要沿着同一条工艺路线硬拼，也可以通过架构、系统、封装与互连协同，重新定义芯片性能是如何被做出来的。

按出的公 开信息，这个概念由华为公司董事、半导体业务部总裁何庭波于2026年5月25日在ISCAS 2026上正式提出；同日，她又在ChinaXiv发表署名论文，对定律的理论细节与量产实践进行了系统阐述。

真正值得关注的，不只是“τ定律”这个名字，而是它背后的产业含义: 中国半导体是否有可能不单纯依赖EUV光刻机，也走出一条新的性能跃迁路径。

很多人第一次看到“τ定律”，会下意识把它理解成一句管理口号，或者一个偏抽象的技术隐喻。但如果从半导体工程语言来理解，它其实讨论的是一个非常硬核的问题:

• 当传统制程继续微缩越来越难时，性能还能靠什么继续提升
• 当单颗芯片在工艺、功耗、面积上逼近边界时，系统级能力该怎么继续做大
• 当光刻机、EDA、材料与制造链条存在现实约束时，产业还能不能换一种方法组织算力与逻辑

所以这篇文章，不再从“τ是什么物理量”直接讲起，而是先从何庭波为什么在这个时间点首次提出它说起。

01    

先从何庭波首次提出这个概念说起    

如果把时间放回2026年5月25日，这个节点本身就很有意味。

韬(τ)定律

一方面，全球半导体已经走到一个越来越清楚的现实: 继续靠单纯制程微缩换性能，成本越来越高，良率越来越难，功耗与散热压力越来越大，先进装备的门槛也越来越高。过去那种“工艺代差一拉开，性能代差就自然拉开”的线性逻辑，正在变得没那么稳固。

另一方面，中国半导体面对的又不是一个纯技术问题，而是“技术约束 + 产业约束 + 供应链约束”叠加的问题。于是，外界最常见的疑问就变成了:

• 没有最先进EUV，先进芯片还能不能做
• 即便能做，成本和规模能不能支撑量产
• 如果继续沿着别人最熟悉的路线追，是否永远都在补别人已经走过的课

在这个背景下，何庭波首次提出“τ定律”，它的重要性不在于又发明了一个新名词，而在于它在公开场合把一种思路明确说出来了:

半导体性能竞争，不一定只能理解为制程竞争，也可以理解为系统时间常数、逻辑组织效率、互连效率和封装协同效率的竞争。

说得更直白一点:

• 不是只有“把晶体管继续做小”这一条路
• 还可以从“把系统做得更聪明”入手
• 把原来必须放在一颗大芯片里的功能，重新拆分、重组、折叠、协同
• 用系统工程去弥补单点工艺的不足

这也是为什么这个概念一出来，很多人会觉得它不像一句单纯的技术定义，更像是华为在半导体路径上的一次公开表态。

02    

通俗一点，论文到底在讲什么    

如果把论文内容用最通俗的话来解释，我理解核心意思可以归纳成一句话:

当单芯片在先进制程上的收益越来越贵、越来越慢时，就要把“性能”这个目标，从晶体管尺度抬升到封装、互连、系统和算法协同尺度上重新求解。

这里面的关键词，不是单一器件，而是“折叠”和“重组”。

你可以把它想象成过去大家比的是谁能造出一栋更高、更细、更先进的摩天楼；而“τ定律”想表达的则是，未必非要把所有功能都压进一栋楼里，也可以把多栋功能楼通过更高效的交通网络、调度系统和协同机制，组织成一个整体能力更强的城市。

从这个角度看，论文强调的大概率不是“一个孤立器件参数”，而是一种系统级思想:

• 逻辑如何拆分
• 计算如何分布
• 功能如何跨芯粒组织
• 互连如何不把收益吃掉
• 封装如何不成为新的瓶颈
• 系统如何在非最先进工艺下，依旧做出可量产的高性能

而“τ”在这里之所以有穿透力，就在于它天然带有一个工程含义:响应速度、收敛速度、有效组织效率。

• 如果系统拆得很好，但跨芯粒通信太慢，那没用。
• 如果封装做得很密，但信号完整性、电源完整性和热设计压不住，那没用。
• 如果逻辑折叠后理论算力很好，但量产成本、测试复杂度和良率全崩了，也没用。

所以这类论文真正想解决的，不是纸面上“能不能拼起来”，而是:

拼起来之后，能不能在真实制造条件下跑得起来、跑得稳定、跑得划算。

03    

为什么说τ是高速系统的底层语言    

站在信号完整性的视角，τ这个字母本来就非常熟悉，因为它最经典的含义就是时间常数。

对于最基础的RC网络:

τ= R × C

它决定了一个节点对输入变化的响应速度。τ越大，充放电越慢，边沿越钝，系统越难快速进入稳定状态。

这件事在低速系统里也许只是“慢一点”，但在高速数字链路、先进封装和芯粒互连里，含义就完全不同了:

• 边沿变慢，等效带宽下降
• 高频分量损失更严重，眼图更容易闭合
• 相邻bit之间更容易出现ISI
• 抖动预算被进一步侵蚀
• 接收端判决裕量被不断压缩

换句话说，所谓高速系统设计，本质上就是不断和“变大的τ”作斗争。

所以如果把何庭波提出的“τ定律”翻译成SIPI工程师最能听懂的话，它可以被理解为:

一个复杂半导体系统的竞争力，取决于它能否持续压缩关键路径上的有效时间常数，降低跨层协同损耗，让逻辑、互连、封装和供电在可量产条件下实现更快、更稳、更可控的系统收敛。

这句话一旦放进芯粒、先进封装和高速互连语境里，立刻就变得非常具体。

04    

从信号完整性角度，怎么看“τ定律”    

   

   

1. 通道损耗，本质是在拉大你的有效τ  

很多工程师一开始只盯着码率，却忽视了一个更底层的问题: 当链路损耗、介质损耗、铜箔粗糙度、封装寄生和过孔不连续叠加起来时，信号上升沿其实已经被悄悄拉宽了。

边沿一旦变慢，系统就不再是“理想数字”，而更像一个缓慢响应的模拟网络。此时你看到的眼高下降、眼宽压缩、ISI增强，本质上都是信号在用更长的时间去完成本应更快完成的跃迁。

这就是典型的τ问题。

也正因为如此，真正有经验的SI工程师不会只问“链路通不通”，而会继续追问:

• 这个通道把边沿拖慢了多少
• Nyquist附近的损耗有多大
• 接收端均衡是在修复问题，还是在掩盖问题
• 还能不能从结构上把τ做小，而不是只靠算法兜底

   

   

2. 阻抗不连续和反射，是系统迟迟不收敛的根源之一  

过孔stub、参考平面切换、连接器、焊盘开窗、封装逃逸区不连续，都会让阻抗突然变化。

阻抗一旦失配，反射就会出现。一次反射不可怕，可怕的是多次反射叠加后，波形长时间不能稳定，等效上就是系统的“收敛时间”被拉长了。

从这个角度看，反射并不只是一个幅度问题，更是一个时间问题。

它会带来三个直接后果:

• 有效建立保持时间被侵蚀
• 多个采样点附近的波形不确定性增加
• 系统对时钟、门限、噪声的敏感性显著变高

这也是为什么真正高质量的高速设计，不只是把阻抗“做对”，而是要尽量让整个链路的阻抗连续、返回路径连续、参考切换受控。因为你不是在追求一张好看的仿真图，而是在压缩系统恢复稳定所需的时间。

   

   

3. 串扰问题，本质是别人的τ污染了你的τ  

串扰最容易被低估，因为它经常不是单点失效，而是“隐性侵蚀”。

当相邻通道耦合增强时，受害线不再只响应自己的输入，还会被邻线的变化强行注入额外扰动。于是，原本应当按自己节奏建立的波形，被别人的切换行为打乱了。

从时间响应角度看，这相当于你的系统多了一个外部激励源，导致等效响应过程更复杂、收敛更慢、误判概率更高。

所以在高密度封装、高速DDR、SerDes breakout以及BGA逃逸区设计里，线间距、层叠、返回路径和地过孔围栏从来都不是“版图细节”，而是决定τ能不能被控制住的关键变量。

   

   

4. 电源完整性问题，决定了信号能否稳定站在正确门限上  

很多人把SI和PI分开看，但真正的高速系统往往是在同一时刻同时被信号和电源问题折磨。

当PDN阻抗控制不好、去耦策略失衡、封装与板级电源回路耦合严重时，瞬态电流变化会把电源噪声直接叠加到接收门限、时钟相位和驱动能力上。

结果是什么?

• 抖动增加
• 同步裕量下降
• SSN更严重
• 眼图开口进一步收窄

如果把链路看成一个完整系统，PI其实在决定这个系统遭遇冲击后的恢复能力。恢复越慢，等效τ越大；恢复越快，系统越稳。

这也是为什么先进封装、芯片-封装-板协同设计越来越重要。因为很多问题已经无法靠单一板级补救，而必须在更高层级上重构时间常数。

   

   

5. 芯粒互连与先进封装，正是“τ定律”最容易落地的地方  

为什么这个概念会被半导体圈高度关注，而不只是停留在学术讨论？

因为如果你认真看产业现实，会发现“τ定律”最可能落地的地方，恰恰就是先进封装和芯粒系统。

过去很多性能提升依赖于:

• 更先进的单芯片制程
• 更高的晶体管密度
• 更激进的频率推进

但现在越来越多性能竞争，已经转移到:

• 芯粒如何拆分
• Die-to-Die互连怎么做
• 封装内供电与时钟怎么稳
• 高带宽互连怎么把延迟和损耗压下去
• 如何在面积、功耗、成本之间找新平衡

这里面每一项，几乎都绕不开SIPI。

因为芯粒化不是“把几颗芯片摆一起”这么简单，而是把原先片上通信，部分搬成了封装级甚至板级的高速互连问题。原来在硅片内部相对容易控制的链路，现在需要重新面对:

• 阻抗连续性
• 回流路径完整性
• 串扰耦合
• 封装寄生
• 供电噪声
• 时钟与数据同步
• 热-电-结构协同

这也是为什么，从SIPI视角看，“τ定律”不是一个空洞概念，而是一种非常现实的工程命题。

   

   

6. 工具链和方法论，也有自己的τ  

“华为τ定律”之所以能引起工程师共鸣，还有一个非常现实的原因: 现在拼的不只是产品性能，也拼研发闭环速度。

放到SIPI领域，这个闭环通常是:

问题定义-> 结构建模 -> 参数抽取 -> 电路/电磁联合仿真 -> 结果判读 -> 版图修正 -> 再验证

如果每一步都割裂，模型和版图脱节，电磁和电路工具互相孤立，工程师就会陷入一种非常典型的“高复杂度、长τ”状态:

• 问题看到了，但说不清根因
• 仿真做出来了，但无法指导设计
• 软件会操作，但模型不会抽象
• 改了很多版，结果还是不稳

所以今天做SIPI，真正有价值的能力不是“会点一个软件”，而是能把芯片、封装、PCB、互连、电源网络、算法补偿和测试验证放到一个统一物理框架里理解。

这其实就是在降低研发流程本身的τ。

05    

为什么说它给了中国半导体一条“不单纯依赖EUV”的可能路径    

这部分其实是整件事最容易被误解的地方。

很多人一听“换道超车”，就会自动理解成:

• 不要先进光刻了
• 工艺不重要了
• 靠某个新概念就能绕开所有底层制造难题

这当然不对。

更准确的说法应该是:

“τ定律”不是否定EUV的重要性，而是在承认现实约束的前提下，给出了一条不把全部胜负都押在EUV上的系统级提效路径。

为什么这么说？

因为先进EUV解决的是“把单颗芯片做得更先进”的问题，但最终市场买单的是“整机系统能力”。只要系统能力还能通过架构、封装、互连、算法协同、软件调度和设计方法学继续提升，那么产业就不只剩一条路。

这条可能路径的价值在于:

• 它把竞争焦点从单点工艺，部分转移到系统协同
• 它让封装、互连、架构设计的重要性大幅上升
• 它让“非最先进工艺 + 更强系统组织能力”也有机会做出高性能产品
• 它更适合工程上分阶段迭代，而不是把所有赌注压在单一装备突破上

说白了，这不是“绕过物理规律”，而是“重新分配性能来源”。

过去性能更多来自晶体管继续缩小，现在性能可以更多来自:

• 更合理的逻辑切分
• 更高效的芯粒组合
• 更短的系统关键路径
• 更低的互连损耗
• 更强的封装与供电协同

这就是它为什么会被很多人视作一条中国半导体值得重视的路径。

06    

但国外就不知道“逻辑折叠”吗？    

这是个特别关键的问题。

答案很直接:国外当然知道，而且很早就知道。

无论是芯粒、3D封装、异构集成、近存计算，还是把大系统拆成多个可协同单元，本质上都不是只有华为或中国才知道的思路。全球头部半导体公司这些年一直在做，而且做得很深。

所以真正的问题从来不是“别人知不知道这条道”，而是:

• 谁更有动力必须把这条道走通
• 谁更需要把系统协同做到极致
• 谁能在现实产业条件下把这条路做成量产能力

也就是说，知道这条道，不等于一定会优先押注这条道；能做实验室Demo，也不等于能做成工程化和规模化。

国外为什么不一定会像中国这样强调它？原因大概有三层。

   

   

1. 他们原本就在主航道上  

如果你本来就拥有最先进制程、最强EUV、最成熟EDA、最完整IP生态，那么最自然的选择，当然还是优先把传统主航道继续跑深。

不是他们不懂“逻辑折叠”，而是对他们来说，原来的路径收益还没有完全消失。

   

   

2. 他们也做，但表述方式不一样  

国外公司往往不会用一个很鲜明的“定律”去统一表达，而是分散在不同技术方向里:

• chiplet
• advanced packaging
• 2.5D/3D integration
• heterogeneous integration
• system scaling

本质上，很多东西和你说的“逻辑折叠”并不矛盾，只是命名体系和战略叙事不同。

   

   

3. 中国更有必要把它上升为产业方法论  

对中国来说，这件事的意义更大，因为我们更需要把“受限条件下的系统最优解”变成一套公开的方法论。

别人可以把它当成“锦上添花”的路线之一，中国更可能把它当成“必须要走通”的核心能力之一。

所以关键不在于“国外不知道”，而在于:

同一条路，对不同国家和不同产业位置的人来说，战略权重完全不一样。

07    

那华为和中国的优势到底在哪里    

如果“逻辑折叠”这条路大家都知道，那华为和中国的优势就不会来自“第一个想到”，而会来自“谁更适合把它做成体系”。

我理解优势至少在四个层面。

   

   

1. 华为最强的不是单点器件，而是系统工程能力  

华为长期做通信系统、服务器、终端、网络设备，天然就更擅长把一个复杂大系统拆开，再通过工程方式重新组织起来。

这和很多只擅长单点芯片设计的公司不完全一样。

“τ定律”如果真要落地，最需要的并不是一句概念，而是:

• 架构能力
• 系统建模能力
• 封装与互连协同能力
• 产品级验证能力

这些恰好都是华为比较有积累的地方。

   

   

2. 中国拥有更完整的应用牵引场景  

半导体不是为了论文存在，而是为了系统产品存在。

中国的优势之一，是有足够大的应用场景来反向定义芯片需求，比如:

• 通信设备
• AI算力
• 汽车电子
• 工业控制
• 消费电子

场景一旦足够大，就更容易把“系统最优”而不是“单芯片最优”变成真实商业需求。

   

   

3. 中国在封装、制造协同和工程化迭代上更容易形成组织优势  

这条路不是纯理论突破，而是要大量依赖:

• 封装工艺
• 板级设计
• 高速互连
• 测试验证
• 量产协同

这类事情的特点是，拼的不只是单项诺奖级突破，而是大规模工程协同能力。谁能把研发、制造、封装、测试、应用串成一体，谁就更容易把“逻辑折叠”从概念做成产能。

   

   

4. 现实压力本身也是一种动力  

很多技术路线不是因为最优雅才被走通，而是因为最有必要才被走通。

当你不能把所有希望都寄托在同一台光刻机、同一套EDA、同一条供应链上时，你反而会更认真地去挖系统协同、先进封装和非对称创新的潜力。

这也是为什么很多人会把“τ定律”看成一种很典型的中国式工程思维:

在约束下重构最优解，而不是在抱怨中等待最优条件。

08    

对高速设计来说，真正该警惕的不是低指标，而是慢收敛    

为什么很多团队参数也不差、工具也不缺，项目推进还是很痛苦?

因为他们经常陷入三个误区:

1、只盯码率，不盯边沿：高速问题首先是边沿问题，其次才是频率问题。边沿越快，高频分量越多，任何寄生参数都会被放大。你以为在设计数字链路，其实你已经进入了分布参数网络。

2、只盯仿真结果，不盯物理根因：眼图差了就加均衡，回波大了就调参数，门限不稳就改训练策略。这样当然可能暂时有效，但如果没有把问题追溯到过孔、层叠、回流路径、封装寄生和PDN耦合，系统的τ并没有真正变小，只是被“补偿性美化”了。

3、只盯单点优化，不做协同收敛：今天很多瓶颈已经不是单一通道问题，而是芯片、封装、板级、连接器、材料和算法共同作用的结果。只在某一个局部拼命优化，往往只是把问题转移到另一个层级。

所以，SIPI工程师越往后走，越要具备系统级视角。

09    

这也是为什么，这门课程值得系统学一遍    

如果你最近也在关注何庭波提出的“τ定律”，并且能感受到它背后强调的其实不是单一器件技巧，而是复杂系统的收敛速度、芯片-封装-板级协同能力以及工程闭环速度，那么下面这门课芯片-封装-PCB系统级HSPICE及WaveView信号电源完整性分析其实很值得认真看一看:

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这是我新鲜出炉，且正在更新视频课程《高速高频信号完整性芯片封装-统协同Cadence/Ansys/ADS SIPI仿真》里面的几张图片。我比较认可这门课的地方，不是它只讲某一个软件，而是它试图把SIPI真正需要打通的几个层面串起来:

• 从基础物理出发，而不是只讲按钮操作
• 把经典教材和工程仿真结合起来，而不是停留在概念层
• 覆盖芯片、封装、PCB到系统链路的协同分析思路
• 同时涉及Allegro、APD、SIwave、Q2D/Q3D、HFSS、ADS等工具
• 结合DesignCon和IEEE论文，把热点问题放回工程上下文里理解

课程页里有一句话我觉得很有代表性: 它强调的是基础理论50% + 仿真实践50%。

这恰好切中了很多工程师成长中的痛点。

因为只学理论，容易停在“知道”；只学工具，容易停在“会点”。真正能解决复杂问题的人，必须完成从物理认知到建模抽象，再到工具落地的闭环。

而这套闭环，本质上就是在帮你缩短自己的工程τ。

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高速高频信号完整性芯片封装-统协同Cadence/Ansys/ADS SIPI仿真_HFSS_Siwave-仿真秀视频课程

10    

这门课适合哪些人    

结合课程页内容以及SIPI岗位的真实需求，我觉得这门课尤其适合下面几类同学:

• 想从硬件、PCB、封装岗位切到信号完整性方向的人
• 工作0到5年，已经接触高速设计，但体系还不完整的工程师
• 想建立芯片-封装-板级协同认知，而不是只会单点仿真的人
• 准备SIPI相关求职、转岗或面试的同学
• 希望读懂论文、复现案例、提升工程判断力的研究人员和学生

它比较难得的一点是，没有把重点放在“学会某个软件所有菜单”，而是更强调:

• 为什么要这么建模
• 什么时候该用2.5D，什么时候该上3D
• 精度和效率如何权衡
• 电路仿真和电磁仿真怎么串起来
• 当结果不好时，如何回到物理本质找原因

这类训练，对真正做高速设计的人来说，比单纯背几个命令有价值太多。

如果你想真正把这个问题想清楚，并建立一套能在项目里落地的分析框架，那么这门课程值得加入你的学习清单。请查看高速高频信号完整性芯片封装-统协同Cadence/Ansys/ADS SIPI仿真。

当前我正在开发一系列的SIPI仿真实用工具，欢迎读者朋友点击查看。例如看懂高速PCB玻纤效应不难！一键参数化自动仿真才是刚需和高速电路SIPI过孔/电容/BGA和Pinmap自动化工具，大厂都在用。并为用户安装调试和答疑，真正帮助SIPI工程师提升高速高效仿真能力。欢迎点击文尾阅读原文关注我仿真秀技术专栏查看更多SIPI仿真技术教程。

11    

写在最后    

何庭波首次提出“τ定律”之所以会迅速引发讨论，核心不在于又多了一个热词，而在于它给出了一个非常值得重视的方向判断:

未来半导体竞争，不只是晶体管竞争，不只是光刻竞争，也将越来越是系统组织能力、封装互连能力和跨层协同效率的竞争。

这并不意味着先进光刻不重要，也不意味着别人不懂这条路。恰恰相反，正因为全世界都知道这条路，所以最终比拼的，才不是“谁先听说”，而是“谁能更早把它变成工程现实和量产能力”。

而信号完整性，正是这条路里最不能缺的一环。

因为你每天面对的反射、串扰、损耗、抖动、回流路径、PDN噪声、封装寄生、模型抽取和仿真收敛，说到底都在回答同一个问题:

这个系统，能不能更快、更稳、更可控地完成一次响应。

（完）

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来源：仿真秀App