112G之后，电铜互连还能走多远

112G之后，电铜互连还能走多远？这篇论文把封装、连接器、PCB 和线缆的指标拆开了

高速串行链路走到 112G 之后，业界第一反应往往是“该上光了”。但这篇论文讨论的不是光模块路线，而是一个更贴近系统设计者的问题：如果还想继续沿用铜互连、继续保留现有机箱和背板架构，那么封装、连接器、PCB 材料和线缆到底要做到什么水平，112G 以上的数据率才有可能真正落地。

它的价值不在于给出一个“已经实现”的方案，而在于把 112G+ 铜链路拆成了可分解、可预算、可下发给器件供应链的规格问题。对于做 SIPI、封装、背板、连接器和系统架构的人来说，这种“先定预算、再看器件是否跟得上”的方法，本身就很有工程参考意义。

问题引入

112Gbps 时代，PAM4 已经成为主流调制方式，但如果继续把单 lane 速率推到 112G 以上，系统会马上遇到两个老问题同时恶化：

1. 1. 符号速率继续上升后，通道带宽压力急剧变大。
2. 2. 封装、连接器、PCB 和线缆的损耗与串扰预算，已经很难再靠“局部优化”糊过去。

论文的出发点很明确：系统厂商和终端用户通常都希望新一代技术尽量延续上一代的机箱、背板和互连形态，不希望为了升级速率而彻底重构系统。因此，作者重点研究的是 在不做激进系统变更的前提下，112G+ 铜互连还能不能成立，以及各关键部件应当满足什么规格。

为什么这篇论文值得看

这篇论文最值得看的地方，不是它单独分析了某个器件，而是它把问题放回了完整链路里。

1. 1. 它先用 Salz SNR 方法估计不同调制方案在 212.5Gbps 级别下的理论上限。
2. 2. 再用 112G 标准通道和 COM 结果去反推实现惩罚 P，让理想分析和工程现实之间建立联系。
3. 3. 然后把链路拆成 OD PCB 系统和 OD Cable 系统两类场景，分别给出插损与串扰预算。
4. 4. 最后把预算继续分解到封装、BGA fan-out、OD 连接器、on-card 连接器、PCB 材料和线缆本体。

这意味着它给出的不是抽象结论，而是一套可以直接用于下一代器件立项讨论的“规格草案”。

方法拆解

1. 先用 Salz SNR 判断调制路线

论文考察了 PAM4、PAM8、PAM16 和 DSQ32。由于在 212.5Gbps 下 PAM4 会受到更严重的带宽和时钟限制，作者把重点比较对象放在了 PAM8、PAM16 和 DSQ32 上。

在第一轮 Salz SNR 比较里，DSQ32 的结果最好，PAM8 次之。但作者没有停在理论最优，而是进一步考虑真实通道在 40GHz 附近的 roll-off。因为 212.5Gbps 下 DSQ32 的 Nyquist 频点就在 40GHz 左右，所以一旦真实通道在这里掉得更快，DSQ32 相对 PAM8 的优势会明显收窄。论文给出的结论是：在第二轮更贴近实际的通道对比中，DSQ32 相比 PAM8 的 Salz SNR 优势只剩 1 到 2dB。

 

图1｜扩展通道模型接口示意，用于把原始通道、封装和串扰路径统一纳入 Salz SNR 评估

2. 用 COM 结果校准实现惩罚 P

纯 Salz SNR 分析容易过于理想化，所以作者把 COM 仿真也拉进来做校准。论文在 106.25Gbps、TX SNR 为 33dB、RX 噪声谱密度为 8.2e-9 V^2/GHz 的设置下，先把若干代表性通道校准到 COM 刚好过 3dB 门限，再反推出实现惩罚 P。

这里得到的核心结果是：实现惩罚 P 最终取 5 到 6dB。 这个数值很关键，因为后面所有 112G+ 链路预算和器件规格分解，都是围绕这个实现代价区间展开的。

3. 先看“今天的器件”够不够，再反推“明天的规格”

论文没有直接写“应该做到多少”，而是先拿当下能拿到的典型 PCB、连接器、线缆与封装性能做仿真，看看它们离 112G+ 还差多远。

这个路径非常工程化：

• • 如果当前典型系统已经能过，那么只需要做局部优化。
• • 如果当前系统整体不过，就要先识别瓶颈到底是插损、串扰，还是两者同时受限。
• • 确认瓶颈后，再把系统指标拆回单个器件规格。

 

图2｜DSQ32 与 PAM8 的工程极限曲线，展示在不同实现惩罚条件下插损与串扰预算如何收缩

关键结果

1. 112G+ 最有希望的调制方案是 DSQ32 和 PAM8

论文没有简单把“理论最优”直接等同于“工程最优”。综合 Salz SNR、带宽需求和通道 roll-off 影响后，作者认为 DSQ32 和 PAM8 是两种最可能的 112G+ 铜互连调制方案。

这里隐含的工程判断很重要：

• • DSQ32 的 SNR 上限更高。
• • PAM8 对通道带宽的压力相对更温和。
• • 到底选哪条路线，并不只取决于理论容量，还取决于器件带宽、时钟实现、实现惩罚和系统链路形态。

2. 当前 OD PCB 系统基本过不了 112G+

论文分析了 5 条不同长度的 OD PCB 典型链路，假设封装 Tx + Rx 插损为 10dB@35.4GHz。结果非常直接：

• • 当链路长度从 20 inch 增加到 40 inch 时，插损从 35.3dB 增加到 55dB@35.4GHz。
• • 对应串扰 ICN 大约在 0.988 mV 到 1.04 mV。
• • 即便采用偏乐观的驱动能力假设，DSQ32 方案要求的规格也只有 33.6dB / 0.9mV，PAM8 方案要求则是 32.3dB / 0.9mV。
• • 这 5 条典型链路全部失败。

也就是说，不是某一条超长链路失败，而是作者选取的当前 OD PCB 代表性系统整体都难以支持 112G+。

 

图3｜当前 OD PCB 系统的插损与串扰表现，35.4GHz 附近已经明显逼近甚至超出 112G+ 预算

3. 当前 OD Cable 系统的主要矛盾不是插损，而是串扰

对于 4 条典型 cable-based channel，论文给出的判断和 PCB 系统并不完全一样。

• • 4 条链路在 35.4GHz 的插损分别为 22.6dB、29.4dB、29.1dB 和 32.2dB。
• • 但它们的串扰 ICN 分别达到 1.72mV、1.47mV、1.36mV 和 1.43mV。
• • 在 DSQ32、P=5 的预算下，规格要求是 31.4dB / 1.2mV。
• • 结果 4 条链路仍然全部失败，失败主因是 ICN 超标。

作者特别提醒：on-card 连接器模型只到 40GHz，论文对 40GHz 到 56GHz 做了理想延拓。因此，这部分结论更适合看成“方向性预算”，而不是已经被完整实测确认的量产指标。

 

图4｜当前 cable 通道的串扰表现，问题核心集中在 40GHz 前后的串扰抬升而不是纯插损不足

4. 封装必须从“接近 10dB / 0.7mV”压到“大约 8dB / 0.3mV”

论文把封装单独拆开后，结论非常有代表性。

在当前封装能力下：

• • TX + RX package 总插损约为 9.97dB@35.4GHz。
• • bump-to-bump 总串扰约为 0.707mV。

进一步基于下一代 ABF build-up 材料与更优设计，论文给出的目标是：

• • 封装总插损压到约 8.17dB@35.4GHz。
• • 通过增加 TX/RX 间地过孔行数、改善 via 屏蔽等方式，把 package 串扰压到 0.3mV。

这一步非常关键，因为后续系统级预算分解都默认把 package 当作可以收敛到 IL < 8dB@35.4GHz、ICN < 0.3mV 的前提条件。

5. 系统规格分解后，PCB 通道和 Cable 通道的串扰预算明显不同

论文在分解系统规格时，把 PCB 路线和 Cable 路线分开看，这一点很有价值。

对于 OD PCB 系统，作者得到的是：

• • 系统级 ICN mask 定义为 0.6mV（bump to bump）。
• • 扣除封装 0.3mV 后，外部通道对应的 crosstalk ICN 被换算成 1.1mV（ball to ball）。
• • 在不同 driver 假设下，可接受的 ball-to-ball 插损约为 18.7dB 到 28.0dB。

对于 OD Cable 系统，作者得到的是：

• • 系统级 ICN mask 定义为 0.9mV（bump to bump）。
• • 扣除封装后，外部通道的 crosstalk ICN 被换算成 1.9mV（ball to ball）。
• • 在不同 driver 假设下，可接受的 ball-to-ball 插损约为 16.3dB 到 25.6dB。

这说明两类系统并不是简单套用同一套指标。PCB 通道的约束更偏向插损与中等串扰同时控制，Cable 通道则更明显地被高频串扰牵着走。

6. 作者把器件指标落到了可执行的规格上

这是全文最“像规格书”的一部分，也是最适合工程团队参考的内容。

对于 112G+，论文最终建议的关键器件规格包括：

• • 芯片能力：DSQ32 或 PAM8，Tx SNR >= 35dB，Rx n0 <= 6E-9 V^2/GHz。
• • 封装：IL < 8dB@35.4GHz，ICN < 0.3mV。
• • PCB 材料：DK = 2.6~2.8，DF <= 0.0005，Rz <= 0.6um，且最坏情况下 IL/inch < 0.68dB/inch@35.4GHz。
• • BGA fan-out：IL < 0.6dB@35.4GHz / 120mil，串扰 ICN 目标低于 0.5mV。
• • OD 连接器：IL < 2.8dB@35.4GHz。
• • On-card 连接器：IL < 2dB@35.4GHz。
• • Cable：IL/inch < 0.16dB/inch@35.4GHz。

 

图5｜OD 连接器的串扰规格目标，112G+ 可通过区域被明确压到分段 PSFEXT 和 PSNEXT 门限之下

7. 在这些规格下，论文给出了可到达的长度范围

论文不仅给器件指标，也给了链路长度结果。

对于 PCB trace length：

• • 在较弱驱动与较大实现惩罚条件下，PAM8 可支持的长度最低大约只有 20.1 inch。
• • 在 DSQ32、TX SNR = 38dB、P = 5dB 的条件下，PCB trace 最高可到 33.5 inch。
• • 在 PAM8、TX SNR = 40dB、P = 5dB 时，也可以到 32.9 inch。

对于 cable length：

• • Cable system #1 在最佳组合下可达 112.94 inch。
• • 同样条件下，结构更受限的 Cable system #4 只有 72.00 inch。
• • 如果驱动能力下降、实现惩罚增大，最差情况下 system #4 甚至只剩 14.50 inch。

这组结果说明，112G+ 铜互连不是完全没有机会，但它已经非常依赖链路拓扑、器件能力和预算分配，不再是“换一个更好材料”就能统一解决的问题。

 

图6｜论文汇总的 112G+ 最坏情形规格表，覆盖芯片、封装、BGA fan-out、连接器、PCB 材料和线缆

工程意义 / SIPI 启发

如果从 SIPI 视角回看，这篇论文至少有四点启发。

1. 112G+ 时代，预算分解比单点优化更重要

很多团队一遇到链路不过，第一反应是继续压材料损耗或继续堆均衡。但论文说明，真正有效的路径是先确定系统预算，再把预算拆到封装、连接器、fan-out、PCB 和 cable。否则，即使某个器件性能提升了，整个系统也未必能过。

2. Package 已经不是可以忽略的固定项

在 56G 时代，很多系统讨论还会把 package 当成背景常量；但在这篇论文里，package 的 10dB -> 8dB、0.707mV -> 0.3mV 是 112G+ 能否成立的前置条件之一。对于做封装协同建模的人，这其实是在提醒：package 不再只是通道前后各加一个 S 参数，而是系统预算的核心变量。

3. Cable 系统不一定比 PCB 系统更轻松

直觉上，很多人会觉得 cable 方案更容易拉长距离。但论文显示，至少在作者给定的典型结构里，cable 路线的主矛盾往往转移到了高频串扰，尤其是连接器与 on-card 结构的串扰控制。如果没有更好的串扰谱形控制，单纯依靠线缆低损耗并不能保证链路通过。

4. 这类论文最适合拿来做前期路线判断

它并不是一篇“最终产品规格已经定案”的论文，而更像是一份前瞻性的 feasibility study。它的适用边界也很清楚：

• • 基于 Salz SNR 和 COM 的联合分析，而不是全套真实 silicon 闭环验证。
• • 部分高频段数据依赖模型外推，尤其是 on-card 连接器超过 40GHz 的部分。
• • 结论适合做路线筛选、预算拆解和器件目标设定，不应直接当成所有系统都通用的量产红线。

写在最后

这篇论文真正回答的问题不是“112G+ 铜互连已经成熟了吗”，而是“如果你还想继续押注铜互连，整个供应链大概要把器件做到什么程度”。

作者最后给出的答案并不保守：铜仍然有机会继续支持 112G+，但前提是芯片、封装、连接器、PCB 和 cable 必须协同进化，而且这种进化要以系统级预算分解为主线，而不是局部堆料。

对做高速系统设计的人来说，这种研究最有价值的地方，恰恰就是它把“能不能做”翻译成了“每个器件具体要做到多少”。这也是它在今天回看依然很有参考价值的原因。

参考论文

论文来源：Bi Yi，Jian Pang，Yu Bi，DesignCon 2020
论文题目：Component Design Specification Study for Electrical Serial Links beyond 112G