200G SerDes为什么越来越像封装问题？这篇文章板级瓶颈讲透了

但这篇 DesignCon 2026 论文提醒我们，真正先开始掉队的，往往不是算法，而是封装到板级之间那一串你早就习惯了的物理过渡: C4 bump、BGA ball、PCB pad、PTH VIA、板内走线、连接器，再加上球图朝向与地回流路径。

Amphenol 和 MediaTek 这篇文章最值得看的地方，在于它没有只讲某一个局部优化技巧，而是把问题拆成了三层: 共振、串扰、互连架构。也就是说，它不是在回答“某个结构能不能调好”，而是在回答“传统 package-to-board 还能不能继续撑住下一代 SerDes，如果不够，下一步该往哪里迁移”。

为什么这篇文章值得看

这篇论文的价值，不是又给出一张更漂亮的插损曲线，而是把几个工程上常被分开讨论的问题串到了一起:

• • package-to-board 过渡为什么会在高频下长出共振缺口
• • 地平面 cavity mode 为什么会开始主导带宽上限
• • 差分对在 ball map 里的朝向，为什么会直接改写串扰
• • Traditional / Near-package / On-package 三种架构到底差多少
• • 如果转向 on-package，收益是不是只体现在链路损耗上

这也是它和很多“局部结构优化”论文不一样的地方。作者想讲清楚的，不只是哪个设计点更优，而是下一代 200Gbps+ SerDes 到底该怎么重新分配封装、板级和 PHY 的复杂度。

第一个瓶颈：传统 package-to-board 过渡，已经不是“小失配”问题

论文先把问题摆得很直接。

传统 package-with-board 通道里，信号需要连续穿过 C4、封装走线、BGA、PCB pad、PTH VIA 和板内走线。到了高频后，这些结构不再只是几个可被平均化处理的小不连续点，而会形成明显的阻抗台阶、频率相关反射和 cavity resonance。

作者给出的一个典型现象是: 对 1.0 mm 方形 ball grid、参考阻抗 46.25 Ohm 的案例，差分插损在约 53 GHz 附近出现明显下陷，而 TDR 也能看到 PCB trace、BGA ball 和 PTH VIA 位置上的阻抗不连续。

 

图1｜传统 package-to-board 通道里，信号要连续穿过封装、BGA、PCB pad 和 PTH VIA，这些垂直过渡在 200Gbps+ 下会同时带来反射、共振和串扰问题

这背后的工程含义很重要:

• • 你已经不能再把 package 和 board 分开各自“做得差不多”
• • 高频下先暴露出来的，往往不是单纯损耗，而是结构不连续引发的共振和回波
• • 链路预算里最难控的部分，开始从水平走线转移到垂直过渡

第二个瓶颈：真正限制带宽的，很多时候是地 cavity 的模态

论文第二部分最值钱的地方，是把“为什么会出现那个插损缺口”说清楚了。

作者用 eigenmode 分析去看 PCB 里的 ground cavity。结果显示，在 VIA pitch = 0.95 mm 的条件下:

• • 方形地过孔阵列的第一、第二模态大约在 49.4 GHz 和 67.2 GHz
• • 六角阵列对应提升到约 54.5 GHz 和 72.3 GHz

也就是说，六角球图/过孔图并不只是“排布方式不同”，它实际上把 cavity 尺寸缩小了，因此把共振模态整体往更高频推。

 

图2｜论文用 eigenmode 分析 ground cavity 的模态与电场分布，目的不是解释概念，而是定位真正会限制带宽的共振源

更关键的是，作者没有停在“找到了问题”，而是继续往前做结构修正。

他们采用 HDI 思路，把 ground VIA 从 pad 中心附近移得更靠近 signal VIA，再结合 anti-pad 优化来缩小 cavity。论文给出的判断是，对于 0.95 mm 这样的大球距、大球径封装，经过这种优化后，PKG-to-PCB junction 的可用带宽可以做到 超过 95 GHz。

 

图3｜把 ground VIA 往 signal VIA 方向收紧，并配合 anti-pad 优化后，论文给出的结论是 package-to-PCB junction 带宽可超过 95GHz

这一段特别值得 SIPI 工程师带走，因为它说明:

• • 真正该优先优化的，未必是再去抠一点铜损
• • 先把 ground cavity mode 往上推，往往比盲目压材料损耗更有效
• • 很多“板子一拼上去就突然变差”的问题，本质上是模态被激发了，而不是单纯走线太长

论文还明确提到，抬高这些 PCB cavity resonance 后，局部结构有机会支持到 425Gbps PAM6 所需的带宽区间。但这里要注意，作者讨论的是过渡结构带宽能力，不等于整条系统链路已经完整证明可稳定运行到该水平。

第三个瓶颈：差分对朝向不是细节，它会直接改写串扰分布

很多团队在做 ball map 时，容易把差分对朝向看成“布线方便优先”的机械问题。但这篇论文给出的结论很明确: 到了 200Gbps+，差分对在球图中的方向、邻近 aggressor 的相对角度，以及周围 ground ball 的布置，会直接改写串扰分布。

论文比较了两类拓扑:

• • 方形 ball grid: 23 种差分对朝向
• • 六角 ball grid: 17 种差分对朝向

在 50 / 100 / 200 Gbps 多个速率下，作者用 Nyquist 点处的 power-sum crosstalk 和总 ICN 进行比较，并统一采用:

• • 发射端上升时间约 4.25 ps
• • 接收端噪声滤波带宽约 58.437 GHz
• • 差分信号幅度 600 mV

结果很一致:

• • 六角球图的 PSXtalk 更低
• • 六角球图的 ICN 更低
• • 六角球图不同 case 之间的波动更小
• • 在每对差分对周围增加 ground ball 后，串扰还能进一步下降

 

图4｜对于 square 与 hexagonal ball grid，论文比较了 Nyquist 点 power-sum crosstalk 和总 ICN，结论是六角球图整体更低、更均匀

这件事的工程意义非常直接。

过去你可能会把“球图朝向”当成 package layout 的后处理问题，但在这篇论文的语境里，它已经变成一个必须前置到架构阶段的 SI 变量。因为一旦进入 200Gbps+，Nyquist 频带附近的耦合会被直接累积成 margin 损失，而不是像过去那样还能靠更宽松的眼图容掉。

最关键的路线选择：继续走传统板级，还是转向 near-package / on-package

如果说前两部分是在解释传统 package-to-board 为什么越来越吃力，那么第四部分就是在回答: 下一步该怎么选架构。

论文比较了三类通道:

1. 1. Traditional：封装出板，经 BGA + board VIA + 5 inch / 8 inch PCB stripline 后，再到连接器和线缆
2. 2. Near-package：封装出板后只走 2 inch PCB，再进入 NPC
3. 3. On-package：不再走板内长线，经过 1.5 inch substrate stripline 后直接进入 CPC

 

图5｜论文比较了 traditional、near-package 与 on-package 三种互连路径，核心差别在于是否保留板级长走线和多个垂直过渡

这个比较设计得比较工程化。

一方面，作者先用“真实长度组合”直接比较这三条路径的综合表现。另一方面，又专门做了一组“总损耗尽量拉平”的对比，把架构差异和纯损耗差异拆开来看。

这两组对比合在一起，结论才比较完整。

量化结果怎么读：On-package 不只是 COM 高，而是整条通道更干净

先看未做总损耗归一化的结果，也就是更接近真实系统路径的比较。

论文 Table III 给出的关键数字是:

• • Traditional #1：COM 4.06 dB，ERL 12.98 dB，FOM_ILD 0.193 dB
• • Traditional #2：COM -0.008 dB，ERL 13.16 dB，FOM_ILD 0.177 dB
• • Near-package：COM 5.15 dB，ERL 12.72 dB，FOM_ILD 0.167 dB
• • On-package：COM 7.55 dB，ERL 22.36 dB，FOM_ILD 0.063 dB

如果只看这组结果，on-package 的优势非常明显。它不只是插损更低，更重要的是反射控制和损耗偏差也显著更好。

 

图6｜在论文的通道比较中，on-package 不只是 COM 最高，ERL 和 FOM_ILD 也明显优于 traditional 与 near-package

但作者没有把故事写得过于简单。他们又进一步把三类通道的总损耗尽量拉到接近一致，再比较一次。这个时候得到的数字是:

• • Traditional：COM 4.85 dB，ERL 12.91 dB，FOM_ILD 0.196 dB
• • Near-package：COM 5.15 dB，ERL 12.72 dB，FOM_ILD 0.167 dB
• • On-package：COM 5.12 dB，ERL 23.38 dB，FOM_ILD 0.031 dB

这组结果特别值得细看。

因为它说明了两件事:

• • 如果把“总损耗”这个变量先压平，near-package 和 on-package 的 COM 已经非常接近
• • 但即便在这种条件下，on-package 的 ERL 和 FOM_ILD 仍然明显更优

也就是说，on-package 的价值不只是“路径更短、损耗更低”，而是它把阻抗环境和高频损耗分布一起做得更可控了。这种优势在量产阶段尤其关键，因为 drill、pad、stub 和 true-position 偏差都会优先放大那些本来就比较脆弱的垂直过渡。

一个特别值钱的结论：On-package 还能换回 PHY 复杂度

这篇论文最有产业意味的一部分，在我看来不是 COM 本身，而是作者把 equalization sensitivity 也拉进来了。

他们以 IEEE 802.3dj 的 212.25Gbps PAM4 为基线，逐步减少 FFE 资源，比较三类通道的 COM 变化。结果很有意思:

• • 默认 FFE (6/8/80) 下，On-package 为 5.12 dB
• • 去掉 floating tap 后，On-package 仍有 5.06 dB
• • 去掉 fixed post taps 后，On-package 仍有 5.00 dB
• • 在 fixed 和 floating post taps 都关闭的最苛刻场景下，On-package 仍有 4.51 dB
• • 同一场景中，Near-package 和 Traditional 分别降到 3.50 dB 和 3.29 dB

 

图7｜FFE 资源逐步缩减后，on-package 仍能维持更高 COM，这意味着它有机会换回更低的 PHY 复杂度和功耗

这意味着什么？

意味着 on-package 的收益不只体现在通道端，还会往 SerDes 端反推:

• • 更少的 FFE tap 需求
• • 更小的 die area
• • 更低的功耗
• • 更低的 PHY 档位压力

从系统角度看，这比“多拿 0.x dB COM”更重要。因为它说明架构迁移有机会同时换回 SI 裕量、芯片面积和系统功耗。

这篇论文最值得记住的几个数字

如果只留最关键的量化信息，我觉得至少有下面这些:

• • 方形与六角 ground cavity 在 0.95 mm pitch 下的第一模态约为 49.4 GHz vs 54.5 GHz
• • 第二模态约为 67.2 GHz vs 72.3 GHz
• • 传统 1.0 mm 方形 ball grid 案例中，插损在约 53 GHz 附近出现明显 resonance dip
• • 优化 ground VIA 位置与 anti-pad 后，PKG-to-PCB junction 带宽可超过 95 GHz
• • 架构原始对比里，On-package 的 COM 达到 7.55 dB，而 Traditional #2 几乎掉到 0 dB
• • 在总损耗拉平后，On-package 的 COM 与 Near-package 接近，但 ERL 仍高达 23.38 dB
• • 同一组归一化对比里，On-package 的 FOM_ILD 仅 0.031 dB，明显优于 Traditional 的 0.196 dB
• • 当 fixed 与 floating post taps 都关闭时，On-package 仍保有 4.51 dB COM

 

图8｜slides 的总结页把全文主线收得很清楚：传统 package-to-board 会同时受到共振、串扰和多重过渡限制，而 on-package 是更可扩展的路径

对 SIPI 工程的启发

如果把这篇论文放回日常工程，我觉得最值得带走的是下面五点。

第一，package 和 board 真的不能再分着看了。
到了 200Gbps+，很多问题不是单点结构不够好，而是多个垂直过渡叠加后一起把带宽掏空。

第二，先找模态，再谈优化。
如果 cavity resonance 已经在目标频带附近被激发，那继续抠材料损耗和线宽细节，很多时候只是“在错的问题上做精细优化”。

第三，ball map 拓扑和差分对朝向必须前置。
这不再是后端 layout 的局部自由度，而是会直接进入串扰与 margin 预算的架构变量。

第四，near-package 是一条现实过渡路线。
它比传统板级好，但还保留了一部分板级灵活性，适合那些还不能一步切到 on-package 的产品。

第五，on-package 的价值不只是低损耗。
更深层的收益在于更高的 ERL、更低的 FOM_ILD，以及对 FFE 资源依赖更低，这些都会回流到芯片复杂度、功耗和量产稳健性上。

写在最后

这篇论文没有把结论写成“传统 package-to-board 已经彻底走不通”，而是更谨慎地给出了一个产业趋势判断:

• • 传统板级路径还能做，但高频下会越来越受限于共振、反射和串扰
• • near-package 可以作为阶段性改良方案
• • 真正更可扩展的方向，是把板级长路径和多重垂直过渡尽量收掉，转向 on-package interconnect

更重要的是，作者没有把 on-package 写成一个只在电气图表里成立的理想方案，而是明确把它和 PHY 复杂度、功耗、die area 以及系统级可扩展性联系了起来。

对今天还在做 112G/224G 的团队来说，这篇论文最值得看的，并不是“明天就该不该上 CPC”，而是它已经提前把下一代 200G+ SerDes 的问题结构画出来了: 先处理模态，再控制串扰，最后重构互连架构。

参考论文

论文来源：Hansel Des mond D’Silva, Boris Bakshan, Samuel Kocsis, Ching-ku Liao, Linda Huang, Tobey Li, Yi-Ting Kuo, Cheng-wei Tsai, Chunwei Chen，DesignCon 2026
论文题目：Advancing Signal Integrity for High-Speed SerDes: From Package-Board Constraints to On-Package Interconnects