PCIe 7.0 pin field设计三板斧
PCIe 7.0 真正卡脖子的，不只是SerDes，而是PCB pin field 工艺
PCIe 7.0 把单通道速率推到 128Gbps PAM4 之后，板级互连的难点已经不再只是芯片端均衡能力，而是 PCB pin field 这段最拥挤、最容易反射、也最容易串扰的区域，到底还能不能继续往前缩。
这篇来自 Alibaba、Synopsys、H3C 和深南电路的论文，最有价值的地方就在于：它没有停留在“仿真上可以更优”，而是把 PCIe 7.0 所需的 PCB 工艺边界真正做出来、量出来、切出来，再把 SI 结果和实物尺寸一一对应上。
如果说上一代高速设计还可以靠经验把板子“凑出来”，那到了 PCIe 7.0，这篇文章给出的结论很明确：via stub、via stack、breakout geometry 和 backdrill fill material，这几个工艺参数已经不再是制造细节，而是链路能不能过的主变量。
这篇文章到底在回答什么问题
论文开头就把问题点得很透。
PCIe 7.0 使用 128Gbps PAM4，相比 NRZ，对 SNR 的要求明显更严；而 pin field 区域又恰恰是整个互连里最容易同时出现反射和串扰的地方。尤其是 AI 服务器和 MCP 场景下，板厚更厚、BGA 更密、逃线更挤，via-to-via、via-to-trace、trace-to-pad、trace-to-trace 的耦合会一起抬头。
图1｜PCIe 7.0 进入 128Gbps PAM4 时代后，对板级互连的 SNR 与制造精度提出了更苛刻要求
论文的核心目标不是再证明“pin field 很难”，而是进一步回答：
• 现有 PCB 高量产工艺边界到底在哪 • 为了 PCIe 7.0，需要把哪些工艺参数推进到什么级别 • 这些工艺突破到底能换来多大的 SI 收益 • 制造出来之后，实物尺寸是否真的落在规格窗口内
这件事的工程意义非常大。因为很多时候，仿真里把结构改小并不难，难的是你真去做板子时，工厂能不能稳定地做出来，而且不是做一块 sample，而是往低成本、可量产方向走。
PCIe 7.0 的瓶颈，为什么落在 pin field
slides 里给了一张非常直观的典型 PCIe 拓扑图。
图2｜对 PCIe 7.0 及更高速率而言，pin field 与 breakout 区域已经成为反射和串扰控制的关键瓶颈
这背后的物理图景其实很好理解。
到了 PCIe 7.0，整个链路像一条越来越安静、越来越怕噪声的高速公路。SerDes 当然还在进步，但 PCB pin field 更像一个已经非常拥堵的立交桥：空间紧、参考地碎、过孔密、stub 长、trace 细，一点点结构多余量都会变成可见的反射和串扰。
论文把几类最关键的优化杠杆总结得很清楚：
• 更短的 via stub • 更小的 via stack geometry • 更紧凑的 breakout trace geometry • 更优的 backdrilling filling material
现在的 PCB 工艺边界，已经被推到什么程度
论文里最值得传播的一张图，其实不是曲线，而是工艺状态表。
图3｜PCIe 7.0 相关 PCB 工艺从 HVM、小批量到 advanced sample 的能力边界对比
这张表把三个关键变量直接摆在台面上：
• Via stub length• 高量产： 5±3 mil• 小批量： 3±2 mil• 高级样品： 1±1 mil• Via stack geometry• 高量产： 8/14/24 mil• 小批量： 8/14/22 mil• 高级样品： 6/12/20 mil• Breakout trace geometry• 高量产： 3/3/3 mil• 小批量： 2/2.5/2 mil• 高级样品： 2/2/2 mil
一句话总结就是：
PCIe 6.0 时代的 HVM 工艺，到了 PCIe 7.0 只是起点，不再是终点。
这篇论文 做了总共 30 个 case，把这些维度单独变化、组合变化都做了出来，再通过 VNA 测量和截面验证，去量它们到底能带来什么收益。
第一把刀：先把 via stub 砍短
如果要从几个优化项里排优先级，via stub 大概率是最先动刀的。
论文给出的背景很清楚：
• PCIe 6.0 对应的成熟 via stub 工艺大约是 8–10 mil• 到 PCIe 7.0，这个长度已经不够 • 作者在测试板上实际实现了 3±2 mil和1±1 mil两档更短的 backdrill stub
图4｜通过更高精度的 backdrilling 技术，论文把 stub 控制推进到 3±2mil 和 1±1mil 级别
更关键的是，它不是只做出这个尺寸，而是把 SI 变化也量出来了。
论文中给出的结论是：
• 对 Top 到 Layer03的短 via，25GHz之前不同 stub 的插损差别不大，但到36GHz之后差异明显放大• 1±1 mil的 case 在插损、回损和共振点位置上都最好• 3±2 mil一般也优于5±3 mil• 对 Top 到 Layer20的长 via，则在16GHz前差别不大，到了32GHz后差异变得显著
这其实很符合高速工程直觉：频率越往上走，stub 就越像一根“额外挂出来的天线”，低频时你还不一定感觉到它，高频时它就开始像包厢里漏出去的噪声，直接破坏链路。
而且论文还给了物理测量结果：
• 0–2 mil 规格的 backdrill stub，平均实测大约 29.1 μm• 1–5 mil 规格，平均实测大约 51.3 μm• 2–8 mil 规格，平均实测大约 110 μm
这些值都落在设计规格内，说明“更短 stub”不只是纸面目标，而是有制造落地性的。
第二把刀：via stack 要更小，不只是为了省空间
很多人第一次看 pad stack 缩小时，会直觉觉得这只是给 routing 挪空间。
但这篇论文把另一层意义讲得很清楚：antipad 缩小，不只是密度变化，更直接影响场泄漏和 pin field 串扰。
论文比较了三组 via stack：
• 8/14/24 mil• 8/14/22 mil• 6/12/20 mil
图5｜via stack 从 8/14/24mil 缩到 6/12/20mil 后，论文实测到约 4–5dB 的串扰改善
测量结果相当一致：
• 无论是短 via 还是长 via • 无论 stub 是 8 mil还是5 mil• 6/12/20 mil都优于8/14/22 mil• 8/14/22 mil又优于8/14/24 mil
而且这个改善不是“看起来略好”，而是论文在 slides 里明确总结为：
实测可看到约 4–5 dB 的 crosstalk reduction。
这 4–5 dB 到底意味着什么？
对 PCIe 7.0 这种链路来说，这已经不是小修小补，而是能不能多留出一截均衡余量、能不能把某些 pin field 结构从“临界可用”拉回“可控可用”的差别。
第三把刀：breakout 线宽线距必须继续往下压
除了 via，本论文另一个非常明确的结论是：breakout geometry 再不缩，PCIe 7.0 的 pin field 串扰会越来越难看。
作者比较了三组 breakout trace geometry：
• 3/3/3 mil• 2/2.5/2 mil• 2/2/2 mil
图6｜更紧凑的 breakout geometry 给 pin field 留出更多参考地和间距，实测带来约 3–4dB 串扰改善
实测趋势同样很明确：
• 2/2/2 mil最好• 2/2.5/2 mil次之• 3/3/3 mil最差
slides 里对这个结果的总结也很直接：
breakout geometry 优化可带来约 3–4 dB 的 crosstalk reduction。
论文对这个现象的解释也很工程化：更省空间的 breakout 设计，本质上给参考地和相邻结构留出了更合理的电磁边界，因此串扰控制更好。
而且它不是只谈仿真，还做了实物测量：
• 2/2/2 mil对应的平均 trace width 约50 μm• 平均 spacing 约 57 μm• 最大偏差约 1.5%与12.2%• 都在允许的 20%工艺公差内
这意味着这些更细的 breakout 并不是“实验室神迹”，而是已经进入了可以认真讨论工程导入的区间。
第四把刀：backdrill 填充材料，空气竟然比 epoxy 更好
这篇论文还有一个很容易引发讨论的点：backdrill filling material。
按常见生产经验，epoxy-filled 的优势是机械稳定、制造更稳、后续工艺风险更低；但从纯电性能角度看，epoxy 更高的介电常数又容易带来更大的电容效应和阻抗不连续。
作者专门做了 epoxy-filled 和 air-filled 的对比。
图7｜在论文实测中，air-filled backdrilled via 在插损和回损上都略优于 epoxy-filled
无论是 Top 到 Layer03，还是 Top 到 Layer20，论文的结论都一致：
• air-filled在插损上略好• 在回损上也略好
这背后的物理意义其实不复杂：
• epoxy-filled 更稳，但会引入更高介电常数 • air-filled 的介电常数更接近理想状态 • 因而 capacitance dip 和 impedance discontinuity 都更容易缓和
但这里也要特别提醒读者：论文没有把 air-filled 写成量产必选方案。因为从长期可靠性和工艺稳定性角度，生产中仍然常常需要 epoxy filling。更合理的理解方式是：
电性能上，air-filled 更优；量产选择上，还要和机械可靠性、生产稳定性一起权衡。
真正的“突破”不只是结果更好，而是工艺和测量对上了
这篇论文最让我认可的一点，是它没有停在 SI 曲线层面。
它做了三件事闭环：
1. 先提出要推进的 PCB 技术边界 2. 再做 30 个 case 去量 SI 变化 3. 最后通过 cross-section 和高分辨率测量去确认这些尺寸确实做到了
这点非常关键。
因为高速链路优化里最怕的一种情况，就是“仿真结构很美，工厂实现以后完全不是那个样子”。而这篇文章通过 stub 截面、via pad stack 截面、trace width/spacing 测量，把制造精度和 SI 提升直接关联了起来。
这也是它比很多只给仿真曲线的论文更有说服力的原因。
这篇论文最值得记住的几组数字
如果只保留最关键的信息，我觉得有下面这些：
• PCIe 7.0 = 128Gbps PAM4• 当前高量产 PCB 工艺大致在： • 5±3 milstub• 8/14/24 milvia stack• 3/3/3 milbreakout• 论文推进到的更先进工艺包括： • 1±1 milstub• 6/12/20 milvia stack• 2/2/2 milbreakout• 更小 via stack 带来约 4–5 dB串扰改善• 更紧 breakout 几何带来约 3–4 dB串扰改善• 更短 stub 在 32–36GHz以上开始明显拉开 SI 差距• air-filledvia 在 IL / RL 上都略优于epoxy-filled• 实测尺寸普遍满足设计公差： • fine trace deviation 在 20%公差窗口内• via stack 实测也满足 ±10%容差要求
对做高速板子的工程师，这篇文章最大的启发是什么
这篇论文并没有给出一个“只要照着抄就能过 PCIe 7.0”的万能答案，但它给了几个非常明确的工程启发。
第一，PCIe 7.0 的瓶颈已经开始从通道模型转向制造能力。
你可能早就知道短 stub、更小 antipad、更细 breakout 更好，但如果供应链做不到，这些优化就还是 PPT。
第二，pin field 优化一定要按优先级推进。
从这篇论文来看，最值得优先投入的方向至少包括：stub 长度、via stack geometry 和 breakout trace geometry。
第三，制造验证必须和 SI 测量一起做。
光看 VNA 曲线不够，你还得知道板厂最后把尺寸做成了什么样。
第四，和 PCB 厂协同会越来越重要。
论文最后也明确强调：这些技术虽然做出来了，但离大规模高良率、高产能还有距离。也就是说，PCIe 7.0 不只是设计团队的题目，而是设计团队和 PCB vendor 一起解的题。
写在最后
这篇论文最值得传播的一句话，其实不是“某项技术做到了多少 mil”，而是它背后反映出来的趋势：
未来高速铜互连的竞争，不只是协议升级，也不只是芯片均衡，而是 PCB 制造能力是否能跟上信号完整性的要求。
PCIe 7.0 已经把这个矛盾摆到了台前。再往后看，PCIe 8.0、224G Ethernet、甚至更高速率的板级铜互连，都会越来越依赖这类工艺突破。
从这个角度说，这篇文章讲的不只是 PCIe 7.0，而是下一代高速 PCB 互连到底要怎么把“设计目标”变成“工厂真实能力”。
这也是它真正有价值的地方。
参考论文
论文来源：Dan Liu，Yangfan Zhong，Honghao Cao，Mo Liu，Jianan Ma，Wayne Wang，DesignCon 2026
论文题目：Breakthroughs in PCB Technology for PCIe 7.0 Interconnects
感谢阅读。
