Pad-less过孔解决高速串扰问题
高密度PCB串扰压不下去？这种Pad-less过孔给出一个很实用的解法
当DDR、PCIe和高速以太网接口不断走向更高密度，BGA breakout区域的串扰问题正变得越来越难处理。这篇论文提出了一种非常工程化的思路：不是一味拉大间距，也不是简单增加层数，而是在过孔结构上做文章，用一种可制造的 pad-less shielding via，把高密度区域里的串扰显著压下去。更重要的是，这不是只停留在仿真里的想法，作者给出了3D电磁仿真、测试 coupon 以及板厂可制造性确认。
高速板设计里，很多“无解”的问题，最后往往不是靠更复杂的算法解决，而是靠更贴近制造现实的结构优化解决。这篇来自 Xsight Labs 的论文，就是一个很典型的例子。
问题从哪里来
在高密度PCB和先进BGA封装里，最先失守的往往不是损耗，而是串扰。
尤其在DDR场景中，这个问题更尖锐。和PCIe、以太网这类差分链路不同，DDR里大量信号是单端线。单端信号对参考地变化、邻线耦合和回流路径扰动都更敏感，一旦走线密度上来，近端串扰和远端串扰就会迅速抬头。
论文里提到，DDR布线面临两个同时存在、而且彼此制约的目标：
• 必须满足JEDEC定义的等长约束
• 必须把串扰压到足够低的水平
作者给出的典型目标包括：
• DQ-to-DQ 串扰优于 -26 dB
• DQ-to-DQS 串扰优于 -28 dB
• Address/CMD/CLK 串扰优于 -30 dB
• 传统经验上，邻近激励线间距最好做到 3W，4W 更理想
问题在于，真正进入BGA breakout区域以后，理想规则往往根本放不下。尤其是一个DDR通道挂接多颗器件、几百根信号同时从一个BGA区域扇出时，布线密度、层数、成本和信号完整性之间会迅速进入拉扯状态。
图1｜高密度 BGA breakout 区域中的 pad-less 屏蔽过孔顶视图
这也是这篇论文真正想回答的问题：当你已经没有足够空间继续拉大间距时，还有没有一种结构级办法，把串扰继续往下压。
为什么传统方法越来越不够
传统降低串扰的办法，大家都很熟悉：
• 增大线距
• 增加参考地连续性
• 调整过孔结构
• 在敏感区域增加接地屏蔽过孔
但在高密度BGA区域里，真正卡住设计的，通常不是电磁规律本身，而是制造规则。
作者在论文中提到，PCB厂对 pad-to-pad 和 via-to-via 间距都有明确限制。例如某些工艺下：
• 最小 pad-to-pad 距离可以小到 3 mil
• via-to-via 距离大约在 8 mil 左右
这意味着什么？
意味着你理论上想把一个接地屏蔽过孔尽量贴近信号过孔，以增强局部电磁隔离，但一旦这个屏蔽过孔还保留常规外层 pad，它很快就会因为环宽和焊盘尺寸把周围空间吃掉，直接撞上DRC和制造边界。
所以很多时候，工程师不是“不知道该怎么优化”，而是“知道该怎么优化，但标准过孔做不进去”。
论文提出了什么结构
这篇论文最核心的创新点，就是提出了一种 pad-less shielding via。
简单说，这种结构不是把接地屏蔽过孔完全取消，而是：
• 保留过孔本体和孔壁金属化
• 让它继续承担接地屏蔽作用
• 去掉会造成外层拥挤和DRC冲突的 top/bottom pad
也就是说，作者不是放弃屏蔽via，而是把传统“带落盘的接地过孔”改造成更适合高密度区域的“无外层pad屏蔽过孔”。
图2｜三线耦合模型与全波 3D 求解器仿真设置
论文中还有两个很关键的工艺设定：
• 信号过孔采用 through-hole via，并结合 back-drill，把stub控制在大约 8 mil
• 屏蔽用的 pad-less via 不做 back-drill，让它从顶层延伸到底层，形成完整的Z向屏蔽结构
这个区别非常重要。信号过孔关注的是反射和stub效应，屏蔽过孔关注的是形成尽可能完整的电磁隔离体。两者在工艺上并不追求同一种最优。
为什么这种结构能生效
从SI视角看，这个方案的本质并不神秘，但非常聪明。
作者指出，串扰并不是只沿着X/Y方向传播。对于BGA breakout和过孔密集区来说，Z向结构同样重要。过孔高度、板厚、层间腔体扩展，都会影响耦合路径和能量传播。
当一个接地屏蔽过孔足够靠近信号过孔时，它会改变局部电场和磁场分布，降低相邻信号之间的耦合。但与此同时，via之间的距离变小，也会引入额外电容，进而影响阻抗。
这正是论文强调的工程平衡：
• 屏蔽via越靠近，屏蔽效果越强
• 但过于靠近，又可能拉低阻抗
pad-less 结构之所以有价值，就在于它把“能靠近”和“能制造”这两个条件第一次比较现实地放到了一起。它没有改变电磁规律，但它改变了你在制造规则约束下的可用设计空间。
图3｜采用 pad-less 过孔后，表面电流场更多转移到屏蔽结构上
关键结果：改善到底有多大
这篇论文最有说服力的地方，是它没有停留在原理解释，而是给出了比较完整的仿真和测试结果。
在一个 28 层、总厚度约 3.4 mm、信号走在 L18 的案例中，作者针对BGA breakout区域进行了3D电磁仿真。结果显示：
• DQ29 到 DQ30 的 BGA NEXT，单个 pad-less via 带来约 9 dB 改善
• 对应的 FEXT 改善接近 9 dB
• DQ30 到 DQ31 的 BGA NEXT，也接近 9 dB 改善
• 对应 FEXT 同样接近 9 dB
图4｜DQ29-DQ30 的 BGA NEXT 仿真结果，单个 pad-less 过孔带来约 9 dB 改善
如果只看到这里，这已经是一个非常值得重视的结果。因为在高密度区域里，能稳定换回 2 到 3 dB 裕量已经很有价值，接近 10 dB 的改善已经不是小修小补，而是足以改变布线可行性的结构优化。
只有仿真还不够，作者还做了coupon实测
为了验证结构不是“仿真里好看”，作者专门构建了测试 coupon。
他们没有采用 pico-probing，而是选择了更稳健的 SMA 连接方案，原因也很务实：pico-probing 对探针、pitch、校准和操作经验要求很高，而且探针本身就可能引入额外串扰，不利于干净比较不同结构。
测试板采用三路SMA，尽量缩短路径，以比较有无 pad-less via 时的串扰差异。
图5｜用于实验验证的测试 coupon 与三路 SMA 连接结构
实测结果如下：
• SMA1 到 SMA2：2.6 GHz 改善 10.52 dB，5.2 GHz 改善 10.15 dB
• SMA1 到 SMA3：2.6 GHz 改善 10.59 dB，5.2 GHz 改善 10.38 dB
• SMA2 到 SMA3：2.6 GHz 改善 10.8 dB，5.2 GHz 改善 10.44 dB
图6｜SMA1 到 SMA2 的串扰测试结果，2.6 GHz 和 5.2 GHz 均有约 10 dB 改善
这组结果非常关键，因为它说明该结构不只是仿真模型里的理想收益，而是能在实际板上做出相近量级的改善。
深层路由时，这种结构反而更有价值
论文里还有一个很有意思的结论：pad-less via 的收益并不是在所有层都一样。
作者比较了不同层位的结果，发现随着路由层变深，这种结构带来的收益反而更明显。以 2.6 GHz 为例：
• Layer 5：NEXT 改善 2.95 dB，FEXT 改善 2.76 dB
• Layer 11：NEXT 改善 6.31 dB，FEXT 改善 4.7 dB
• Layer 22：NEXT 改善 7.92 dB，FEXT 改善 5.2 dB
• Layer 30：NEXT 改善 8.35 dB，FEXT 改善 5.45 dB
图7｜不同路由层位下，pad-less 过孔的改善量呈现明显差异
这背后的物理原因并不复杂。
当走线位于更深层时，过孔相关的Z向耦合路径更长，原本串扰也会更强；但恰恰因为 pad-less shielding via 是一个贯穿结构，它在更长的Z向路径上能够提供更明显的屏蔽作用，因此改善量会更突出。
这对服务器主板、交换板、AI系统板卡之类的高层数设计很有启发意义：越是在深层、越是在BGA下方、越是在扇出极其拥挤的地方，这种局部结构优化越值得认真评估。
图8｜不同层位下的 NEXT/FEXT 改善汇总表
如果进一步增加屏蔽via，还能继续提升吗
论文还研究了单个中心 pad-less via、多个 pad-less via 以及侧边via组合的效果。
结论是：
• 单个中心 via 已经可以带来很明显的改善
• 如果在周围进一步增加多个 shielding via，收益还能继续增加
• 从一个中心 via 到多颗 via 的配置，额外改善最高可达到约 4.5 dB
图9｜单个中心屏蔽过孔与多颗 pad-less 过孔配置的效果对比
但作者也没有把这个结论写得很绝对。因为多加via虽然有助于进一步抑制串扰，但也会带来额外面积占用和布局密度代价。换句话说，这个方法不是“堆得越多越好”，而是需要根据目标串扰水平和空间约束做取舍。
这篇论文真正值得工程师带走的，不只是10 dB
很多时候，一篇论文最有价值的不是它给出的峰值数字，而是它改变了大家看问题的方式。
这篇论文至少给出三点很值得工程实践借鉴的启发。
第一，高密度串扰问题，不一定只能靠拉间距解决。
当 routing channel 已经被层数、成本和BGA pitch锁死时，过孔与局部屏蔽结构本身就是可优化对象。
第二，制造规则并不只是限制，有时也是创新入口。
作者之所以想到 pad-less via，并不是为了做一个“更奇特的via”，而是因为常规带pad的屏蔽via已经无法进入目标空间。很多设计创新，恰恰出现在“标准结构放不下”的那一刻。
第三，仿真、测试和板厂协同必须一起看。
这篇工作不是单纯的场求解结果。作者明确联系了PCB厂确认可制造性，并建议做截面分析和尺寸核验。这说明对这类结构而言，真正有效的不是“理论上能生效”，而是“做出来以后还能稳定生效”。
它适合哪些场景，不适合哪些场景
从论文给出的结果来看，这种方案尤其适合下面几类问题：
• DDR breakout 区域串扰难以下到JEDEC目标
• 高密度BGA扇出空间严重不足
• 板层很多，深层路由导致via相关耦合更强
• 不希望为了少量串扰裕量而显著增加层数或板面积
但它也并不是万能 钥匙。
需要注意的边界包括：
• 板厂必须支持相应工艺能力，尤其是这类非常规过孔定义
• 需要对阻抗、回流路径和制造偏差一起评估
• 对不同堆叠、不同钻孔尺寸、不同层位，收益不会完全一样
• 对最终链路是否满足系统BER、时序、眼图预算，仍然需要回到完整channel模型验证
换句话说，它很适合作为高密度区域的“局部结构优化武器”，但不应该被理解成对所有SI问题的一次性替代方案。
对SIPI工程师来说，这篇论文为什么值得看
如果你平时主要做DDR、HBM邻近区域、服务器主板、交换芯片载板或高速封装-板级协同设计，这篇论文很值得加入你的结构优化清单。
它的亮点不是公式有多复杂，而是它把一个很常见、很痛的实际问题，变成了一个可以直接评估、直接仿真、直接和板厂讨论的解决方案：
• 结构足够简单
• 量化收益足够大
• 制造路径相对明确
• 适用对象不只限于DDR，也可扩展到PCIe和高速以太网等高速接口
对于高速互连设计来说，这种工作很有代表性：真正改变项目结果的，很多时候不是更复杂的模型，而是更聪明的结构细节。
写在最后
这篇论文给人的最大感受，是它非常“工程师化”。
它没有试图提出一个脱离制造现实的新理论，而是在BGA高密度区域这个最容易卡住项目进度的地方，找到了一种足够简单、足够实用、而且能够量化验证的优化方法。
如果你的项目正卡在“串扰差一点点、间距再也拉不开、层数又不能继续涨”的状态，那么这种 pad-less shielding via 值得认真做一次参数化评估。
一句话总结：当空间已经不允许你继续拉开距离时，重新设计过孔本身，可能就是把高密度PCB串扰压下去的最快路径。
你认为这种 pad-less shielding via 在 DDR、PCIe 还是先进封装扇出场景里最有潜力？欢迎留言交流。
参考论文
论文来源：Roee Bloch，Gal Matarasso，Liora Hertzog，DesignCon 2026
论文题目：New Technique for Crosstalk Reduction in High Density PCB
