通过界面改性实现电荷重新分布以降低 NiSi/Si 体系接触电阻率的第一性原理研究
研究背景
随着器件尺寸越来越小所带来的半导体材料和电极的接触面积减少，进而导致了接触电阻率显著增加，这直接带来了功耗增加和开关速度下降的严重问题，成为制约器件性能的瓶颈。对于目前已知的先进结构，满足能效需求（5纳米以内节点）正桎梏于极其严苛的技术指标。传统的在半导体侧进行重掺杂的技术已经接近其物理极限，通常无法到达理想的接触电阻率。虽然硅化物（如NiSi）被广泛用作接触层以降低电阻，但仍未能达到超低电阻率的理想状态。其他在界面插入金属层（如Tb）或氧化物层等方法也未能如愿，并且存在诸如金属层不稳定、氧化物层厚度需精确控制等新的工艺难题。因此，将金属-半导体接触电阻率大幅降低至10⁻⁹ Ω cm²以下，从而推动三维（3D）集成技术的进一步发展，成了朝着理想迈进的第一道关卡。
在这项工作中，从物理本质出发，研究人员提出电荷再分布是降低肖特基势垒高度（SBH）的有效策略，进而能够实现接触电阻率的降低。
金属与半导体之间的能带图
(a) 本征状态；(b) 界面电子掺杂状态，橙色箭头指示界面偶极方向
在此观点的指导下，研究人员选择利用第一性原理计算来研究一系列金属掺杂剂对 NiSi/Si 体系中肖特基势垒的影响。研究发现，经过Sc、Ti 和 Zr 掺杂后，NiSi/Si 的肖特基势垒值可以分别降低到 0.27 eV、0.28 eV 和 0.22eV。其中Zr掺杂剂表现尤为突出，它可以实现2.30×10⁻⁹ Ω cm²的超低接触电阻率，这主要归因于其显性电荷再分布效应。相比之下，Au 和 Ir 等高电负性掺杂剂会增加肖特基势垒。研究还检查了掺杂剂的扩散和浓度效应，验证了该方法的可行性。这项工作为降低3D集成技术的接触电阻率提供了有效的理论指导。
研究过程与结果
研究过程与结果
本研究系统地采用了第一性原理计算，深入探究了通过界面金属掺杂降低NiSi/Si体系的肖特基势垒高度（SBH）与接触电阻率的全过程，并在机理分析之后讨论了策略的实用性。研究过程始于模型构建与验证，首先通过计算不同晶面的表面能，确定了最稳定的接触面，并构建了晶格失配小于4%的异质结模型，然后利用PWmat进行几何优化，使用HSE杂化泛函来精确修正DFT对带隙和SBH的低估，使计算得到的本征NiSi/Si的SBH（0.60 eV）与实验值（0.65 eV）高度吻合，从而验证了计算方法和模型结构的可靠性。
(a) NiSi (001)、(010)、(100)和(110)的形成能以及(b)晶体结构；(c) NiSi(010)与钝化Si(001)的堆叠构型，其中红色、蓝色和灰色球体分别代表氢、硅和镍原子；(d) 分别采用PBE和HSE泛函计算的本征NiSi/Si堆叠体系电子肖特基势垒，其中红色与蓝色线条分别对应PBE和HSE的计算结果
在机理探索与掺杂剂筛选阶段，研究从物理本质出发，提出了通过调控界面电荷重新分布以改变界面偶极方向→进而降低SBH的核心策略。基于此，研究人员系统性地研究了16种金属掺杂剂（从高电负性的Au、Ir到低电负性的Sc、Ti、Zr等）在界面处的效应。通过对比掺杂前后的电子肖特基势垒和空穴肖特基势垒，发现了一个清晰的规律，即低电负性掺杂剂（Sc、Ti、Zr等）能显著降低肖特基势垒，而高电负性掺杂剂则会使势垒升高。
(a)展示了NiSi/Si界面处的金属掺杂构型；(b)与(c)分别呈现了不同金属掺杂浓度下NiSi/Si体系的电子肖特基势垒与空穴肖特基势垒，虚线代表本征NiSi/Si堆叠结构的肖特基势垒参考值，(b)中的红色散点表征各金属元素的电负性数值，其拟合趋势通过红色实线予以呈现
为了揭示内在物理机制，研究进入了微观机理分析阶段，即通过计算和可视化电荷密度差分，直观地展示了在最佳掺杂剂Zr的作用下，电子从掺杂剂流向Si界面，形成了一个从Si指向NiSi的有利界面偶极，这直接削弱了原有的肖特基势垒。相反，高电负性的掺杂剂则会强化不利的偶极方向。
(a)本征NiSi/Si界面；(b)Zr@NiSi/Si界面及(c)Au@NiSi/Si界面的电荷密度差分与平面平均电荷密度差分示意图
最后，为确保策略的实用性，研究团队计算了Zr等优选掺杂剂的扩散势垒，发现较高值（向Si侧扩散为3.20 eV），表明掺杂结构在工艺温度下具有良好的稳定性。同时，研究人员考察了掺杂浓度对SBH的影响，结果显示在可控浓度范围内，SBH能稳定保持在较低水平。最终，利用SBH与接触电阻率的理论关系式
进行量化预测，指出Zr掺杂能将接触电阻率降至2.30×10⁻⁹ Ω cm²的超低水平，完全满足5纳米以内节点的要求，从而在理论计算上完整地论证了该界面改性策略的有效性与可行性。
(a) HSE方法对本征、Sc、Ti和Zr掺杂体系电子肖特基势垒的计算，虚线为费米能级与导带底位置；(b)接触电阻率随掺杂浓度与电子肖特基势垒的变化关系，圆形与三角形符号分别对应本征体系（0.60 eV）与界面掺杂体系（0.22 eV）的计算结果；(c) Zr掺杂剂从界面扩散至NiSi与Si区域的势垒高度，呈现扩散不同阶段的原子构型；(d) 不同金属（Zr、Ti、Sc）掺杂浓度与电子肖特基势垒的函数关系
PWmat在该工作中的重要作用
PWmat在该工作中的重要作用
本研究的计算和模拟部分完全依赖PWmat完成。首先，通过PWmat构建并优化了NiSi/Si异质结的超胞模型，成功将晶格失配控制在4%以内，为后续精确计算奠定了可靠的原子结构基础。更重要的是，PWmat系统地计算了不同金属掺杂剂修饰界面后的电子结构，从而获取关键的物理量——肖特基势垒高度（SBH）。
为了克服DFT普遍低估带隙的缺憾，研究还依赖PWmat实施了HSE杂化泛函修正，显著提升了SBH计算值的准确性，使其与实验测量结果高度吻合，从而验证了整个计算方法和理论模型的可靠性。可以说，从基础模型构建、高通量掺杂筛选到最终的精确电子结构修正，PWmat为整个研究提供了高效、精确的计算支撑，是本研究所有理论发现和结论得以实现的根本技术基础。
结构建模与几何优化
研究人员没有使用NiSi和Si的原始晶胞，而是利用PWmat构建了更大的4 x 3 Si超胞和2 x 3 NiSi超胞，这样做的主要目的是将两者之间的晶格失配率降低到4%以下，从而建立一个物理上更合理、计算上更精确的界面模型。在构建好初始模型后，PWmat利用几何优化迭代调整原子位置，直至每个原子受力小于0.03 eV/Å的收敛标准，此时得到的结构是能量最低、最稳定的状态，建立了后续计算的基础。
电子结构计算与性质提取
PWmat通过求解态密度，确定费米能级、导带底（CBM）和价带顶（VBM）的位置，随后自动计算出电子肖特基势垒和空穴肖特基势垒，这是评估接触性能最直接的指标。研究涉及十余种不同的金属掺杂剂进行筛选，PWmat执行了对每一个掺杂体系的几何优化和SBH计算任务。通过批量计算和结果对比，研究人员能快速识别出哪些掺杂剂（如低电负性的Zr）能有效降低SBH，而哪些（如高电负性的Au）会产生负面影响，这部分工作极大地依赖于PWmat的计算效率。
精确修正与深层机理分析
标准DFT（如PBE泛函）会严重低估半导体的带隙，从而导致SBH计算值（0.36 eV）与实验值（0.65 eV）偏差较大。为此，研究人员利用PWmat HSE06杂化泛函进行了进阶计算，对筛选出的最具可能性的掺杂体系（如Sc, Ti, Zr）进行重新计算，这一步极大地提高了结果的准确性，将Zr掺杂体系的SBH精确地修正为0.22 eV，与实验吻合良好。为了从微观上揭示掺杂为何能改变SBH，PWmat被用来计算和可视化差分电荷密度，从而能够清晰展示体系中电子因掺杂而发生的具体流动和聚集情况，可以看到，在Zr掺杂后，电子在Si侧积累，而在NiSi侧耗尽，作为对比，在Au掺杂后，则显示了相反的电荷分布， 这种电荷的“盈亏”分布，直接证实了一个从Si指向NiSi的“反向界面偶极” 已经形成，其有效地抵消了部分原有的肖特基势垒，直观地解释了SBH降低的物理根源。
辅助计算与可行性验证
为了确保掺杂原子在工艺过程中不会轻易扩散而失效，研究人员使用PWmat进行了NEB计算掺杂剂（如Zr）从界面扩散到NiSi或Si内部的能垒，计算出的高扩散势垒（如向Si侧扩散为3.20 eV）证明了该掺杂结构的稳定性。
