DDR5时序裕量计算

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DRAM裕量

SDRAM的贡献包括在4400Mbps速率下，经过DFE 后的57ps,0.25UI Mask要求。此外，DDR5内存采用了一种不匹配的DQ到DQS路径，其中DQS路径远长于DQ。DRAM中包含一个DQS时钟树振荡器，用于跟踪延迟与电压及温度变化的关系。振荡器路径与实际DQS路径之间的匹配误差反映了VT偏移差异的影响。这两种路径的匹配误差为20ps，DQS振荡器路径的粒度误差额外增加了4ps。

互连仿真预算

1UI减去PHY和SDRAM贡献后的剩余余量属于互连预算——符号间干扰、串扰、反射以及1.1V轨上电源引起的抖动。

上面就是整个仿真裕量的计算过程，每个抖动的来源和占比多少需要在项目中慢慢体会学习。Ref John Ellis, Synopsys, Inc:Overcoming DDR5 Simulation Challenges

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