ASICs Core电源纹波评估方法
PI挑战的主要驱动因素：
更小的硅技术（65nm到3nm）
ASIC芯片上的功率（及电流）
密度更高
ASIC芯片上的电压余量更低
如何基于整个芯片封装和DIE,整个系统评估电源完整性呢？
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ASIC PI分析流程
对于单个电源域，典型的电源完整性系统模型如图所示。该模型包括封装、PCB、去耦电容器和VRM。在封装基板上，可能有一个或多个芯片（也称为多芯片模块[MCM])，此外还有基板上的去耦电容器。
为了正确理解开发ASIC的PI分析所需的工作流程，可以更简单地绘制为下图。系统级PI分析需要四个主要模块：VRM、PCB、封装基板和芯片模型。
在定义了用于PI分析的系统模块后，可以创建ASIC所需的系统级PI分析工作流程:
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CPM模型
芯片电源模型（CPM，chip power model）是一种常用的芯片电源建模方法，用于晶圆级的电源完整性分析和优化。CPM能够捕捉负载电流分布以及芯片上的去耦电容（CDIE）和电阻（RDIE）。
CPM主要由两部分组成：一个被动spice模型，用于表示CDIE和RDIE；一个主动组件，由分段线性（PWL）波形构成，代表芯片焊盘上的动态电流，即ASIC设计者所称的电池电流（battery current）。CPM总是被建模为没有封装的芯片，并且焊盘上具有无限大的电容(CPM抽取条件)。
CPM一般抽取为下面的形式：下图中die部分包含电流曲线和Rdie Cdie信息。Rdie Cdie可能是复杂的寄生网络。
Looped Die Model Extraction
有了IP Vendor提供的CPM就可以在ADS或者其他软件中查看其电流曲线波形和Rdie Cdie寄生的大小。
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目标阻抗
有了CPM，下一步就要设计实际的封装PCB文件，那应该如何确定要优化的PDN大小呢？首先看下传统目标阻抗计算方式：
通过下面的CPM电流最大跳变位置计算目标阻抗需求：
分析表明，违反此阻抗目标仍会在规范中提供VRIPPLE。因此，这个ZTARGET过于保守！
获取目标阻抗的正确方式是使用CPM模型：
上图曲线的最低阻抗点可用于计算作为该PWL波形的PDN ZTARGET。
最低的阻抗要求为6.5mOhm@500MHz。
当然，请注意这里PWL波形最长的时间为14ns,意味着PDN阻抗71MHz以下的信息是无效的（如何解决在下面）。
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PDN抽取及纹波仿真
这里不详细介绍PDN抽取的过程，注意抽取时候可以把封装和PCB电源建为单独的port，方便后面优化电容。
下图是优化的未优化的PDN阻抗曲线。
有个阻抗曲线，先不要着急仿真纹波，上面说了，之前的CPM里波形时间太短，不能覆盖低频信息，这样就仿真不了PCB阻抗覆盖的区域。有了PDN阻抗曲线就可以进一步的把低频的电流信息包含进来，根据阻抗的谐振频点把PWL波形调制到低频波形上来。（考虑最恶劣场景，具体操作以后有机会介绍，这里只对整个流程分析做介绍）
注意到PDN可能有多个谐振，CPM调制可以把多个峰值频率调制到电流波形上，下面是基于两个PDN调制的两个电流曲线。
有了新的电流曲线CPM，及PDN网络，就可以仿真纹波的大小。（新的CPM和实际工作场景会有差异！！！，仿真覆盖最恶劣场景）
下图显示了优化和未优化的PDN及调制和未调制的CPM下的纹波曲线，最终查看是否满足纹波要求。
最后，总结下PI sign-off的流程：基于CPM调制设计PDN及纹波仿真可避免PDN设计过度和不足。
以后有机会分享实际操作。
Ref:Improved Methodology to Accurately perform System Level
Power Integrity Analysis Including an ASIC die
end
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