Cadence 推出完整 DRAM 验证方案，面向汽车、数据中心和移动应用
内容提要
新推出的解决方案针对应用 LPDDR5x、DDR5、HBM3 和 GDDR6 协议的复杂内存控制器、PHY 和器件，加速其 IP 到 SoC 级验证
提供高达 10 倍的验证吞吐量，使具有多个 DDR 接口的先进设计的 IP 到 SoC 级验证成为可能
中国上海，2022年1月21日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出一款创新的 DRAM 验证解决方案，支持客户测试和优化用于数据中心、消费电子、移动和汽车应用的系统级芯片 (SoC) 设计。该完整的 DRAM 验证解决方案可将验证吞吐量提高 10 倍，客户可以快速有效地对具有多个 DDR 接口的先进设计进行 IP 到 SoC 级验证。
当前 SoC 设计会利用先进的存储器技术，如 LPDDR5x、DDR5、HBM3 和 GDDR6，为此需要在 PHY 和 IP 层面进行严格的验证，以确保符合 JEDEC 标准以及 SoC 层面的验证，以满足特定应用的系统性能定义以及数据和缓存一致性要求。
“DRAM存储器验证需要采用独特的方法，以确保在各种条件下满足所有时序、功耗和吞吐量要求。”Cadence 公司资深副总裁兼系统与验证研发事业部总经理 Paul Cunningham 表示，“借助业界首个完整的 DRAM 验证解决方案，客户能够有效地验证 IP 设计，并确保他们的设计符合 JEDEC 标准规范以及内存子系统应用特定的性能指标，为完成 IP 和系统验证收敛提供最快的路径。”
新的 DRAM 验证解决方案通过 Cadence® PHY VIP 和存储器模型实现了 IP 级验证，并通过 Cadence System VIP 解决方案直接、无缝地实现 SoC 级验证，Cadence System VIP 解决方案包括 System Performance Analyzer、System Traffic Libraries 和 System Scoreboard，所有这些都内置了面向 DRAM 接口的集成和内容，针对仿真和硬件加速环境快速高效地完成存储器子系统和 SoC 验证。
该解决方案还包括 Cadence TripleCheck™ 技术，该技术为用户提供了与规范相关联的验证计划，包括 JEDEC、DFI 和 PHY 全面的覆盖率模型和测试组件，以确保符合接口规范。
“Micron 致力于引领新一代内存技术的发展，推动从数据中心到智能边缘端，并跨越客户端和移动用户体验的价值。”Micron 副总裁兼计算 DRAM 产品部总经理 Malcolm Humphrey 表示，“我们与 Cadence 的合作加速了生态系统的发展，进而可以提供创新的内存解决方案。”
用于 DRAM 验证的新款验证解决方案是更广泛的 Cadence 验证全流程的一部分，其中包括 Palladium® Z2 硬件仿真、Protium™ X2 原型设计、Xcelium™ 软件仿真、Jasper® Formal Verification Platform 形式验证平台、Helium™ Virtual 和 Hybrid Studio 以及 vManager™ Verification Management Platform验证管理平台。Cadence的验证全流程可提供最高的验证吞吐率，且性价比极高。
