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第 2 篇 · PLL 五大模块：各自管什么、坏在哪、怎么调
上一篇我们把PLL的「锁相」机制和型次讲透了。这一篇落到电路级：PFD、电荷泵、环路滤波器、VCO、分频器这五块，每一块的职责、关键非理想效应...
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第 3 篇 · 鉴相器 PFD：三态输出、死区与复位延迟
上一篇把五大模块的「责任表」立了起来，PFD排第一个。这一篇单独拆PFD——因为它是最容易被低估、却直接决定PLL能不能锁、锁得干不干净的第一...
浏览量 130
利用AI做的PLL输出相位噪声可视化界面
PLL设计里有一种常见场景。会议室里，大家都同意要低抖动、低杂散、快速锁定、低功耗。意见高度统一，气氛一片祥和。直到有人问：“那环路带宽...
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第01篇_PLL是什么
你在做时钟生成或者SerDes的时候，大概率已经把PLL当成一个黑盒IP在用——喂一个25MHz的晶振进去，出来一个1GHz的干净时钟，中间发生了什么你...
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Cadence Virtuoso IC617从原理图建立器件和生成版图
本文主要记录了如何用CadenceVirtuosoIC617建立器件和生成版图。虽然前面的文章记录过如何生成器件，但是本文将重新记录，方便查看和学习。本...
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版图设计
集成电路版图设计就是指将电路设计电路图或电路描述语言映射到物理描述层面，从而可以将设计好的电路映射到晶圆上生产。版图是包含集成电路的...
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【Cadence】psp or hbsp仿真设置
1.算法简介在CadenceSpectrePF里，psp即pss+sp，hbsp即hb+sp,二者都是可以仿真含谐波或周期信号的S参数。与sp的区别在于，psp和hbsp仿真的是大...
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锁相环设计（二）
锁相环的基本原理本章主要介绍锁相环的基本原理，主要介绍电荷泵锁相环的基本原理以及连续线性模型分析方法，在连续线性模型分析的基础上分析...
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