448G SerDes全链路仿真实战

448G SerDes 全链路仿真实战——从信道建模到结果分析

导语

224G 刚刚进入量产部署，448G 的仿真验证已经在路上。但 448G 不是"把 224G 的模型频率翻倍就行"这么简单：奈奎斯特频率从 56 GHz 跳到 112 GHz（PAM-4），信道损耗翻倍，封装互连成为瓶颈，串扰和反射的容忍度被压缩到极限。

Synopsys 和 Molex 在 2025-2026 年分别发布了详细的 448G 仿真白皮 书，基于 12 条实际信道模型做了全链路仿真，覆盖 PAM-4/PAM-6/PAM-8 三种调制格式、串扰/抖动/噪声/RLM 四种损伤条件。本文用这两份白 皮书的数据，还原一个完整的 448G 仿真项目实操过程。

1. 项目起点：信道模型与仿真配置

仿真的基础是信道模型。Synopsys 使用了 Samtec 提供的 12 条 448G 实测信道模型，涵盖从短距 chip-to-chip 到长距 backplane 的不同场景。

仿真链路拓扑：

Tx DSP → Tx 封装 → PCB/连接器/电缆 → Rx 封装 → Rx DSP         ↑                            ↑    （含封装寄生）              （含 CTLE+DFE+MLSD）

仿真参数设定：

Molex 的仿真则针对 C2M（chip-to-module）架构，对比了三种互连方式：

• 直接 PCB 布线——信号经过 PCB 走线和过孔到达 QSFP 连接器

• Flyover 双轴电缆——信号通过封装附近的线缆绕过 PCB，降低损耗

• CPC（共封装铜）——信号直接从封装进入铜缆，完全避开 PCB 过孔

2. 第一步：调制格式选型（为什么所有方案都在测 PAM-6）

448G 下调制格式的选择不是"选一个最好的"，而是"找一个够用的"。三个方案的博弈点：

PAM-4：带宽打满，信道不够
- 波特率 224 GBd，奈奎斯特 112 GHz
- 传统 PCB 过孔结构在 80-90 GHz 就有明显滚降，连接器 stub 在 100 GHz 附近产生谐振
- 实测信道中 IL 超过 40 dB 的链路，PAM-4 的 COM 余量几乎为零

PAM-8：带宽省了，SNR 不够
- 波特率 150 GBd，奈奎斯特 75 GHz，带宽最省
- 但 SNR 要求比 PAM-4 高出 6.1 dB（Molex 数据）
- 链路噪声和 DAC/ADC 量化噪声累积后，很难达到 SNR 要求

PAM-6：折中方案，主流选择
- 波特率 174 GBd，奈奎斯特 87 GHz
- SNR 要求高出 3.6 dB（比 PAM-8 低 2.5 dB）
- 信道在 87 GHz 附近的可用带宽裕量充足
- Synopsys 在所有 12 条信道上的仿真显示，PAM-6 是唯一在全部信道上都有正余量的方案

3. 第二步：仿真矩阵——四种损伤条件的逐级评估

Synopsys 的仿真设计了 3 种逐步加严的配置：

配置 1：仅串扰
- 评估信道本身的串扰隔离能力
- 相邻 aggressor 通道施加与 victim 相同的 PRBS 信号
- 结果：在 IL < 35 dB 的信道上，PAM-6 的 COM 余量 > 3 dB

配置 2：串扰 + 抖动 + 随机噪声
- 注入 TX 随机抖动（60 fs RMS）
- 注入 ADC 采样抖动（50 fs RMS）
- 结果：COM 余量收窄至 1-3 dB，但仍在正区间

配置 3：串扰 + 抖动 + 噪声 + RLM
- 加入 DAC 非线性失真（RLM = 0.98）
- 这是最接近实际芯片的场景
- 结果：IL > 35 dB 的信道开始出现 COM < 0，需要 FEC 补偿

4. 第三步：信道损耗 vs 系统余量——关键趋势图

从仿真数据中可以提取几个关键趋势：

IL 每增加 5 dB，COM 下降约 1.5-2 dB

这意味着对于一条 IL 为 40 dB 的 448G 信道，与 IL 为 30 dB 的信道相比，COM 差异约为 3-4 dB——相当于把 BER 从 1E-6 推到 1E-3 的量级。

CPC/Flyover 方案在损耗上优势显著

Molex 的仿真对比数据：
- 直接 PCB 布线：80-90 GHz 间因过孔产生明显滚降，IL 快速恶化
- Flyover 双轴电缆：同样在 80-90 GHz 滚降，但总 IL 低得多，信道 reach 更长
- CPC 共封装铜：完全绕过 PCB 过孔，最高滚降频率可达 105-110 GHz

5. 第四步：全链路时域仿真——眼图和 BER

在频域 S 参数分析通过后，进入时域仿真环节：

仿真设置：
- 通道仿真工具：Synopsys 使用定制 SerDes 仿真器
- 均衡器：TX FIR（3-5 taps）+ RX CTLE + DFE（最多 70 taps 覆盖 128 UI）
- MLSD（最大似然序列检测）用于提升 PAM-6 的噪声容限

PAM-6 在各信道上的表现：
- 短距信道（IL < 25 dB）：眼图张开充分，BER << 1E-6
- 中距信道（IL 25-35 dB）：眼图张开 OK，COM 余量 1-3 dB
- 长距信道（IL > 35 dB）：眼图接近闭合，需 FEC 补偿

一个关键的工程发现：

6. 从仿真到设计：实际 PCB 设计的 4 条指导原则

基于仿真结果，可以提炼出可落地的设计原则：

① 首选 CPC 或 Flyover 架构
直接 PCB 布线在 448G 下受限于过孔损耗和连接器带宽，只适用于极短距离。CPC 是最优选择，Flyover 是次优选择。

② PAM-6 是目前最稳妥的调制选型
PAM-4 在 448G 下的信道裕量不足，PAM-8 对 SNR 要求过于苛刻。PAM-6 在 174 GBd / 87 GHz 的折中点上有最好的综合表现。

③ 信道 IL 预算必须控制在 35 dB 以内
超过 35 dB 后，即使配合 DSP + FEC，系统余量也趋于零。这意味着 448G 的链路距离被严格限制，CPC/CPO 等近封装方案不是可选项而是必选项。

④ RLM 和抖动预算比以往更重要
仿真显示，RLM 从 0.98 降到 0.95 会使 COM 下降约 1 dB。在 448G 这种裕量本就吃紧的设计中，1 dB 可能就是 pass 和 fail 的差距。

7. 全链路仿真流程总结

Step 1: 确定系统架构（retimed / unretimed / CPC / Flyover）  ↓Step 2: 选调制格式（当前推荐 PAM-6）  ↓Step 3: 获取信道 S 参数模型（实测或 EM 提取，扫频至 120 GHz+）  ↓Step 4: 建立 SerDes 链路仿真（Tx EQ → Channel → Rx EQ）  ↓Step 5: 分级注入损伤（Xtalk → Jitter → Noise → RLM）  ↓Step 6: 提取 COM / 眼图 / BER  ↓Step 7: 灵敏度分析（IL 扫描、RLM 扫描、抖动量级扫描）  ↓Step 8: 判定是否满足系统 FEC 纠错后的目标 BER

关键提醒：
- S 参数质量直接影响结论——110 GHz 以上的 S 参数要检查因果性和无源性
- DSP 均衡能力不可假设过高——70 taps DFE 已经是当前先进工艺的极限
- FEC 不能解决所有问题——过高的 raw BER 导致 FEC 开销和延迟失控

💬 聊两句

你目前工作中接触的最高 SerDes 速率是多少？有没有已经开始做 448G 预研的？在做这类超高速仿真时，你觉得最难搞定的环节是信道建模、均衡器调参还是串扰控制？

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参考资料

• Synopsys, Designing for 448G: Modulation, DSP, and Channel Trade-offs in High-Speed SerDes, 2025

• Molex, Performance Evaluation and Modulation Strategies for 448G Interconnects in Next-Generation AI Cluster Scaling, 2026

• Keysight, Research on 448 Gbps with PAM6 and PAM8, Application Note, 2025-2026

• OIF, CEI-448G Framework Project, 2025

感谢阅读。

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