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Chiplet互连标准—UCIe2.0介绍

信号完整性设计

9月前浏览860

目前互连标准很多，为什么还要定义一个UCIe标准？UCIe和PCIe有啥区别？

定义UCIe（Universal Chiplet Interconnect Express）标准是为了解决现代芯片设计中的关键挑战，推动半导体行业向更高效、灵活和经济的方向发展。以下是其核心原因和意义：

1. 突破芯片制造的物理极限

摩尔定律放缓：传统单芯片（SoC）在工艺升级（如3nm以下）时面临物理瓶颈（量子隧穿、热密度问题），制造成本指数级上升。
良率问题：大尺寸单芯片的缺陷率急剧升高，导致成本不可控。
解决方案：UCIe支持Chiplet（小芯片）架构，将大芯片拆分为多个小型模块（如CPU、GPU、I/O单元），分别用最适合的工艺制造（如5nm计算核心 + 12nm I/O），再通过先进封装集成。

2. 降低设计与制造成本

复用成熟模块：厂商可复用已验证的Chiplet（如内存控制器、AI加速器），避免重复设计，缩短开发周期。
混合工艺：非核心模块（如模拟电路）无需先进制程，大幅降低成本。
提升良率：小芯片良率显著高于大芯片，且单个模块失效仅需替换局部，减少浪费。

3. 解决互连性能瓶颈

传统互连（如PCIe）的局限：带宽低（PCIe 5.0仅64GB/s）、延迟高、能效差，无法满足Chiplet间高速通信需求。
UCIe的优势：

高带宽：目标带宽达 1.6Tbps/mm²（是PCIe 6.0的10倍以上）。
超低延迟：纳秒级延迟，适合内存级数据交换。
高能效：功耗低至 0.5pJ/bit（比PCIe节能5-10倍）。
物理层兼容：支持先进封装（如Intel EMIB、台积电CoWoS）和标准PCB连接。

4. 构建开放生态，打破厂商壁垒

统一标准：过去Chiplet互连由各厂商私有协议主导（如Intel AIB、TSMC LIP），导致生态碎片化。
UCIe的开放性：

由英特尔、台积电、三星、AMD、Arm、谷歌、微软等巨头联合推动。
定义标准化协议栈（物理层、协议层、软件层），确保不同厂商的Chiplet可即插即用。
支持多协议适配（如PCIe、CXL、USB），兼容现有基础设施。

5. 推动创新与应用扩展

灵活定制：客户可按需求组合不同功能的Chiplet（如AI+5G+安全模块），实现定制化芯片。
跨领域应用：

AI/高性能计算：集成专用加速器（如NPU）与高带宽内存。
移动设备：在有限空间内集成异构模块（如5G基带+图像处理器）。
数据中心：构建可扩展的模块化服务器芯片。

6. 技术指标对比（UCIe vs 传统互连）

特性	UCIe 1.0	PCIe 6.0
带宽密度	1.6 Tbps/mm²	~0.16 Tbps/mm²
延迟	<10ns	>100ns
能效	0.5 pJ/bit	3-5 pJ/bit
传输距离	毫米级（封装内）	米级（板级）
协议支持	PCIe/CXL/流数据	仅PCIe

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UCIe是什么、如何工作及优势

UCIe定义：

通用芯片互连标准 (UCIe) 旨在促进单封装内异构芯片之间的高带宽通信。随着半导体行业不断突破性能、能效和成本效益的界限，UCIe 已成为实现这些目标的关键芯片间技术。

通过提供标准化接口，UCIe 实现了不同供应商的芯片之间的无缝互操作性，从而推动了多芯片设计更加模块化和可扩展的方法。

UCIe 如何工作？

UCIe 通过定义一套全面的协议和物理层规范来管理芯片组之间的通信。该标准确保数据能够以极低的延迟和功耗高速传输。UCIe 的关键组件包括：

物理层：此层处理用于数据传输的电气特性和信令方法。UCIe 指定了一个高速、低功耗的物理层，根据 v2.0 规范，支持每引脚高达 32Gbps 的数据速率。信号完整性设计更关注物理层。
芯片间适配器层：适配器层负责链路管理功能以及协议仲裁和协商。它包含基于 CRC 和重试机制的可选纠错功能。
协议层：协议层定义数据交换的规则和约定，包括命令集和响应格式。该层确保不同制造商的芯片之间的兼容性。

UCIe 的模块化架构可轻松集成和扩展，使其成为从高性能计算到消费电子产品等广泛应用的理想解决方案。

3.UCIe 的优势

UCIe 拥有众多优势，使其成为多芯片设计的理想之选。以下是一些主要优势：

高带宽： UCIe 按照 v2.0 规范支持每引脚高达 32Gbps 的数据速率，从而实现芯片之间的超快速通信。
低延迟：该标准的高效协议最大限度地减少了延迟，确保了快速的数据传输和响应能力。
电源效率： UCIe 的低功耗物理层有助于降低整体功耗，使其适用于对能源敏感的应用。
可扩展性：其模块化架构可轻松扩展，适应芯片技术的未来进步。
互操作性：通过提供标准化接口，UCIe 确保不同供应商的芯片之间的无缝互操作性。
成本效益：混合和匹配来自不同来源的芯片的能力可以显著节省芯片设计和制造的成本。
封装技术：通过支持有机基板和高密度先进封装技术，实现功率和性能的权衡。

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UCIe协议介绍1

协议概述了通用小芯片互连快速（UCIe）架构。UCIe是一种开放的、支持多协议的封装上互连标准，用于连接同一封装上的多个DIE。主要动机是实现一个充满活力的生态系统，支持可以使用UCIe互连的分解芯片架构。

UCIe在一个公共物理层和链路层上支持多种协议（PCIe、CXL、Streaming 流和一种原始格式(只要两端都支持，它就可以用于映射任何选择的协议)）。本文包括SoC构建所需的元素，例如应用层，以及与封装相关的因子（例如，凸块位置、功率输送、热解决方案等）。

UCIe管理架构是一种可选的机制，通过提供通用的可扩展架构和跨实现利用的硬件/软件基础设施来管理基于UCIe的系统级封装（SiP）。UCIe DFx架构（UDA）利用UCIe可管理性架构为基于UCIe的SiP提供标准化的测试和调试基础设施。

该规范的定义是为了确保具有不同性能特征的各种设备之间的互操作性。提供了一个定义良好的调试和合规性机制来确保互操作性。预计该规范将以向后兼容的方式发展。

虽然UCIe支持广泛的使用模型，但这里提供了一些模型，以说明它可以在计算行业中释放的功能和创新类型。映射到UCIe的初始协议是PCIe、CXL和Streaming。所有协议的映射都使用Flit格式完成，包括原始格式。PCIe和CXL都被广泛使用，这些协议映射将通过用UCIe适配器和PHY替换PCIe SERDES PHY和PCIe/CXL LogPHY沿着链路级扩展来实现更多的封装上集成，以提高功率和性能特性。流协议的UCIe规定还利用UCIe适配器的链路级扩展，这可以用于为PCIe或CXL以外的协议提供可靠的传输。UCIe还支持与协议无关的原始格式，以使其他协议能够被映射;同时允许诸如集成独立SERDES/收发器（例如，以太网）。当使用原始格式时，协议层负责在UCIe链路上进行可靠的传输。

图1-1展示了一个SoC封装，它由CPU芯片、加速器芯片和I/O芯片组成，通过UCIe连接。当连接到CPU时，加速器或I/O Tile可以通过UCIe使用CXL事务-利用CXL的I/O、一致性和内存协议。I/O模块可以提供封装的外部CXL、PCIe和DDR引脚。当连接到CPU时，加速器还可以通过UCIe使用PCIe事务。封装上的CPU到CPU连接也可以使用UCIe互连，运行一致性协议。

UCIe Retimer可用于使用封装外互连将UCIe连接性扩展到封装之外。封装外互连的示例包括电缆或光缆或任何其他技术，用于在机架/Pod级别连接封装，如图1-2所示。UCIe规范要求UCIe Retimer实现与其本地封装上芯片的UCIe接口连接，确保使用其选择的通道扩展技术，在遵循UCIe协议的单独封装中将Flits递送到远程UCIe裸片接口。

图1-2演示了使用CXL协议的机架/Pod级分解。图1-2a显示了机架级视图，其中来自不同计算机箱的多个计算节点（虚拟层次结构）连接到CXL交换机，该交换机连接到多个CXL加速器/Type-3内存设备，这些设备可以放置在一个或多个单独的抽屉中。这种连接的逻辑视图如图1-2b所示，其中每个“主机”（H1，H2，...）都是一个计算抽屉。每个计算抽屉通过UCIe Retimer使用运行CXL协议的封装外互连连接到交换机，如图1-2c所示。交换机还具有共同封装的Retimer，其中Retimer使用UCIe连接到主交换机芯片，另一侧是PCIe/CXL物理互连，以连接到加速器/存储器设备，如图1-2c所示。

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UCIe封装类型

UCIe允许三种不同的封装选项：标准封装（2D）、高级封装（2.5D）和UCIe-3D。这涵盖了从最低成本到最佳性能互连的范围。

1.标准封装-该封装技术用于低成本和长距离（10 mm至25 mm，从一个芯片上的凸块到远程芯片的连接凸块测量）互连，使用有机封装/基板上的走线，同时与封装外SERDES相比，仍然提供更好的BER特性。图1-3显示了一个使用标准封装的示例应用。表1-1显示了带有UCIe的标准封装选项的特性摘要。