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Cadence 发布Verification Platform 引领验证效率革命

新一代多运行、多引擎验证工具，利用大数据和人工智能来优化验证负载，提高覆盖率，加速复杂 SoC 设计 bug 溯源

中国上海，2022 年 9 月 15 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出 Cadence^® Verisium^™ Artificial Intelligence（AI）-Driven Verification Platform，整套应用通过大数据和 JedAI Platform 来优化验证负荷、提高覆盖率并加速 bug 溯源。Verisium 平台基于新的 Cadence Joint Enterprise Data AI （JedAI）Platform，并与 Cadence 验证引擎原生集成。

随着 SoC 复杂性不断提高，验证往往比其它工程任务更加消耗算力和人力，如何缩短验证周期已成为产品按时上市的关键。

Verisium 平台的发布代表了电子设计自动化（EDA）利用大数据和人工智能来优化整个 SoC 设计和验证过程，由单运行（single-run）、单引擎（single-engine）向多运行（multi-run）、多引擎（multi-engines）的全新算法转变。通过部署 Verisium 平台，汇集所有波形、覆盖率、报告和日志文件等验证数据于 Cadence JedAI 平台中，在此平台上建立机器学习（ML）模型和发掘更多特定指标，进而将其应用于全新系列工具上，从而极大地提高验证工作效率。

借助 Cadence JedAI 平台，Cadence 能够将其在数据和人工智能方面的计算软件创新成果，统一应用在 Verisium AI-Driven 验证，Cerebrus^™ Intelligent Chip Explorer AI-Driven 实现和 Optimality^™ Intelligent System Explorer AI-Driven 系统分析等产品中。

Verisium 平台初版应用套件包括以下选项

•Verisium AutoTriage：
构建机器学习模型，通过对同源的多个测试故障进行预测和分类，以实现回归故障类选等重复性工作的自动化。
•Verisium SemanticDiff：
通过算法对 IP 或 SoC 的多版源码变更进行比较及分类，并依据其对系统行为的干扰程度进行排序，来帮助定位潜在 bug 热点的解决方案。
•Verisium WaveMiner：
应用强大的人工智能引擎来分析多个运行案例的波形，揭示最有可能导致测试失败的信号和时间点。
•Verisium PinDown：
与 Cadence JedAI Platform 及业界标准修订管理系统进行集成，建立源代码变更、测试报告和日志文件的机器学习模型，预测哪些源代码签入（check-in）最有可能引起故障的发生。
•Verisium Debug：
提供从 IP 到 SoC，从单运行（single-run）到多运行（Multi-run）的整体调试解决方案。支持波形、电路图、驱动跟踪和 SmartLog 技术上的快速、完整的互动式和后处理式调试流程。Verisium Debug 与 Cadence JedAI Platform 及其它 Verisium 应用程序原生集成，支持同时自动比较通过和失败的测试用例，来实现 AI-Driven 的溯源分析。
•Verisium Manager：
将 Cadence 在 IP 和 SoC 级全流程验证管理解决方案，包括验证规划、工作调度和多引擎覆盖率，统统整合到 Cadence JedAI 平台中，同时还扩展出新的旨在提高计算服务集群效率的 AI-Driven 测试集优化技术。Verisium Manager 还可直接与其它 Verisium 应用程序集成，通过统一的网页版管控台即可交互式部署一个完整的 Verisium 平台。

“人工智能和大数据正在改变我们所处的世界，”Cadence 高级副总裁兼系统与验证事业部总经理 Paul Cunningham 表示，“为了实现我们核心 EDA 业务这种转变，我们必须开发新的技术，优化验证过程的多运行和多引擎技术。通过 Verisium 平台，我们迈入了基于Cadence JedAI Platform 的 AI-Driven 验证新时代。我们的旅程才刚刚开始，但用户已经看到，使用 Verisium 平台可以显著提升验证产能和效率。”

Verisium AI-Driven 验证平台是 Cadence 验证全流程的一部分，此外还包括 Palladium^® Z2 硬件仿真、Protium^™ X2 原型验证、Xcelium^™软件仿真、Jasper^™形式验证平台以及 Helium^™ Virtual and Hybrid Studio。Cadence 验证全流程提供了最高的验证吞吐量，在有限的时间内尽可能发现更多的 bug 和实现更多的溯源分析，让项目各方面的投资都做到物尽其用。

客户评价

“为了满足我们的客户日益增长的性能需求，联发科的创新型移动 SoC、智能家居、互联和物联网产品的规模性和复杂性持续增长。因此，功能验证已经成为项目进度中的一个关键瓶颈，我们与 Cadence 一样，对改变验证生产力的新一代 AI-Driven 的多运行技术充满期待。与 Cadence 的紧密合作证实了 Verisium 平台在自动查找错误根源方面表现突出，我们正在 IP 和 SoC 验证团队中扩大这一工具的部署规模。”

—— Chinh Tran

联发科硅产品开发部副总经理

“随着 SoC 的复杂性不断增加，SoC 级验证是确保按时流片的一个关键步骤。我们看到人工智能和大数据在大幅提高设计和验证效率方面具有巨大的潜力。我们正在与 Cadence 密切合作，在移动 SoC 设计中部署 Verisium 平台。事实证明，该平台在对错误根源进行自动分类和分析上表现非常出色。”

—— S.Brian Choi

三星电子副总裁

“为了应对 IP 和 SoC 设计复杂性的快速增长，验证一直是 STM32 微控制器面临的主要挑战。Cadence 的数据驱动功能验证平台和利用人工智能技术的应用程序表现出色，是解决这一挑战的不二之选。ST 和 Cadence 基于一致的愿景展开紧密合作，在 ST 部署了多个 Verisium 应用程序。结果证明，利用 Verisium AutoTriage、SemanticDiff 和 WaveMiner，功能验证的效率得到了显著提升。使用 Verisium 应用程序和 Cadence JedAI Platform，我们希望快速达到 IP 和 SoC 设计错误分类和定位的显著提升。”

—— Mirella Negro Marcigaglia

STMicroelectronics公司

STM32数字验证经理

来源：Cadence楷登

Samsung Foundry 合作认证面向 8nm 工艺技术的射频集成电路设计参考流程

内容提要8nm 射频集成电路流程支持射频集成电路设计过程的所有阶段，包括建模、兼顾电磁影响的 RF 仿真和完整签核验证流程该流程加速了射频集成电路设计，有助于驱动广泛的 5G 应用中国上海，2022 年 10 月 17 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，Samsung Foundry 已认证 8nm 射频集成电路设计参考流程，以开发 6GHz 以下至毫米波（mmWave）应用的 5G 射频集成电路。该流程采用先进的设计方法，具备独特的功能，有助于提高生产力，提供全面的电气分析并加快设计收敛，帮助客户一次性成功设计出高质量的射频集成电路。新流程将支持 Cadence 和 Samsung Foundry 的共同客户满足全球对 5G 客户端设备日益增长的需求，包括智能手机和通信基础设施设备，如蜂窝基站。利用该设计流程，客户可以针对使用三星 8nm RF 工艺技术设计的集成电路，快捷地对比电路前仿和识别设计时的电磁效应，并完成版图寄生参数提取的后仿结果。该 8nm 射频集成电路流程是三星最新推出的技术，进一步补充了其广泛的 RF 解决方案产品组合。\ | /★Cadence 是业界公认的先进节点 RFIC 设计、版图和验证领域的领导者。Cadence® Virtuoso® RF Solution 基于经过硅验证的仿真引擎，在时域和频域范围提供射频分析。8nm 射频集成电路设计参考流程中支持的 Cadence 产品包括：Virtuoso ADE Product SuiteSpectre® RF SimulatorQuantus™ Extraction SolutionPegasus™ Physical Verification SystemEMX® Planar 3D solver“在 Samsung Foundry，我们一直努力为客户提供功能丰富的高性能技术和高效的设计流程，”三星电子代工设计技术团队副总裁 Sang-Yoon Kim 说，“我们的技术与 Cadence 射频集成电路工具流程相辅相成，为低功耗、高性能的射频集成电路设计设定了新的标准，助力我们众多的共同客户开发出高质量的射频集成电路。”“Cadence 始终致力于推动先进节点集成电路设计的创新，在过去十年中，我们一直是工艺技术发展的关键推动者，”Cadence 公司高级副总裁兼定制 IC 与 PCB 事业部总经理 Tom Beckley 表示，“在射频集成电路领域，我们也延续了这种技术创新和领导地位。Cadence 和三星有着共同的客户，他们都在寻找创新的集成电路设计解决方案，以便设计和交付面向 5G 应用的新一代射频集成电路。”来源：Cadence楷登