定制化电源完整性解决方案获得 Samsung Foundry 认证，可用于5LPE工艺技术_ACT_System

定制化电源完整性解决方案获得 Samsung Foundry 认证，可用于5LPE工艺技术

Cadence 和 Samsung Foundry 持续合作，致力于实现低功耗 IC 设计和验证

中国上海，2022 年 10 月 14 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，Cadence^® Voltus^™-XFi Custom Power Integrity Solution 现已经过优化和认证，可用于 Samsung Foundry 的先进 5LPE 工艺技术。双方的共同客户可以放心地将 Cadence Voltus-XFi 解决方案与 Samsung Foundry 的 PDK 集成，为下一代超大规模计算、移动、汽车和人工智能应用打造卓越的集成电路。

这一最新认证是 Cadence 和 Samsung Foundry 之间持续合作的成果，确保客户能够获得所需的先进设计软件，利用半导体代工技术的最新进展打造新的集成电路。Voltus-XFi 解决方案支持 Cadence 智能系统设计（Intelligent System Design^™）战略，旨在实现卓越设计。

Cadence 推出 Voltus-XFi 解决方案，旨在帮助客户有效地提取、仿真、分析和调试集成电路设计。利用 Samsung Foundry 推荐的设置，整合后的 EM-IR 集控中心为客户提供了一个完整的工作流程——从 Cadence 的 Quantus^™ Extraction Solution、Spectre^® X Simulator 和 Virtuoso^® ADE Product Suite，到 Virtuoso Layout Suite。

Voltus-XFi 解决方案配备直观的 EM-IR 结果浏览器，可以汇总 EM-IR 信息，高亮显示违规行为，以及详细的电阻值、金属层、宽度和长度信息。之后，可在 Virtuoso Layout 中直接标注 EM-IR 结果，方便工程师识别和修复问题区域。

“通过与 Cadence 的长期合作，我们可以为客户提供强大、领先的集成电路设计工具，以便在我们最先进的代工工艺上快速、高效地开发芯片，”三星电子代工设计技术团队副总裁 Sang-Yun Kim 说，“Cadence 和三星之间的合作确保客户能够借助 Voltus-XFi 解决方案，利用我们最新的 5LPE 技术加速完成设计。”

“我们将继续与 Samsung Foundry 密切合作，为客户提供先进的半导体设计、验证和制造技术，帮助他们打造出满足新兴应用需求的集成电路，”Cadence公司高级副总裁兼定制 IC 与 PCB 事业部总经理 Tom Beckley 说，“Voltus-XFi 解决方案通过了三星的认证，今后客户可以利用三星先进的 5LPE 代工技术的高性能和低能耗优势，设计出创新的新型集成电路。”

来源：Cadence楷登

Cadence Certus Closure Solution 助力全芯片并行优化

Cadence 于 10 月 12 日发布了 Cadence Certus Closure Solution，这是同类型产品中首款采用大规模并行计算和分布式架构的全自动环境。Cadence Certus Closure Solution 环境实现了设计收敛的自动化，并将整个设计收敛周期从数周缩短至一夜之间 —— 包括从签核优化到布线、静态时序分析（STA）和参数提取。该解决方案支持无限容量，胜任大型芯片设计项目，与目前其他方法和流程相比，最多可将生产力提高 10 倍。传统流程如下图的蓝色轮轴所示，每个迭代单一阶段的完整运行都需要 5 - 7 天，且迭代次数无法提前预知，甚至最多需要 30 次。简单计算一下，全芯片所有流程加起来可能需要耗时 3 个月之久。上述流程会用到两个主要工具，分别是用于模块层次优化的 Tempus ECO，以及用于 SoC 层面静态时序分析的 Tempus STA。这里缺失了全芯片（或子系统）优化与签核。至于分区间功耗恢复等则只能忽略，因为实在没时间处理。Cadence Certus Closure Solution 将上述流程自动化，实现隔夜优化和签核收敛。在 Innovus 工作流程中，基于 Tempus 签核解决方案（STA 或 DSTA）及 Tempus ECO 的基础中，Certus Closure Solution 可以进一步发挥时序签核和 ECO 技术在广度和深度上的优势。显而易见，我们是通过将所有任务大规模分布处理以及全流程自动化来达成这一目标的。下方图表列出了所有细节。作为大规模并行系统，管理器会负责控制所有任务，并将计算结果汇总以判定下一步该做什么。此外，模块之间的功率恢复功能可以降低 10% - 15% 的功耗，全芯片最高降低 5%。这也就是文中之前提到的，人工流程的话根本没时间处理这个问题。总结一下，Certus 的核心优势包括：创新的可扩展架构：Cadence Certus Closure Solution 采用的分布式客户端管理器支持全自动化，分布式分层优化以及芯片层级的签核收敛。提高工程设计效率：它减少了在多个团队中进行多次冗长迭代的需要，缩短收敛时间SmartHub 界面：增强的 GUI 拥有更好的交互性和更详细的时序纠错，支持交叉验证以实现设计收敛的最后环节。增量签核：周转时间缩短 10 倍，支持对变更模块进行灵活恢复和替换，利用增量时序刷新缩短设计收敛时间。3D-IC 设计效率：与 Cadence Integrity 3D-IC 解决方案紧密集成，帮助用户收敛异构工艺中裸片间的时序路径。示例我们来看几个例子。示例1 6nm，22M 逻辑单元，11 小时（提升 10 倍）细节如上图示例2 16nm，140M 逻辑单元，13 小时（提升 8 倍）参考资料来源：Cadence楷登