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Cadence Certus Closure Solution 助力全芯片并行优化

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Cadence 于 10 月 12 日发布了 Cadence Certus Closure Solution,这是同类型产品中首款采用大规模并行计算和分布式架构的全自动环境。Cadence Certus Closure Solution 环境实现了设计收敛的自动化,并将整个设计收敛周期从数周缩短至一夜之间 —— 包括从签核优化到布线、静态时序分析(STA)和参数提取。


该解决方案支持无限容量,胜任大型芯片设计项目,与目前其他方法和流程相比,最多可将生产力提高 10 倍。传统流程如下图的蓝色轮轴所示,每个迭代单一阶段的完整运行都需要 5 - 7 天,且迭代次数无法提前预知,甚至最多需要 30 次。简单计算一下,全芯片所有流程加起来可能需要耗时 3 个月之久。


 


上述流程会用到两个主要工具,分别是用于模块层次优化的 Tempus ECO,以及用于 SoC 层面静态时序分析的 Tempus STA。这里缺失了全芯片(或子系统)优化与签核。至于分区间功耗恢复等则只能忽略,因为实在没时间处理。


Cadence Certus Closure Solution 将上述流程自动化,实现隔夜优化和签核收敛。在 Innovus 工作流程中,基于 Tempus 签核解决方案(STA 或 DSTA)及 Tempus ECO 的基础中,Certus Closure Solution 可以进一步发挥时序签核和 ECO 技术在广度和深度上的优势。


 


显而易见,我们是通过将所有任务大规模分布处理以及全流程自动化来达成这一目标的。下方图表列出了所有细节。作为大规模并行系统,管理器会负责控制所有任务,并将计算结果汇总以判定下一步该做什么。


 


此外,模块之间的功率恢复功能可以降低 10% - 15% 的功耗,全芯片最高降低 5%。这也就是文中之前提到的,人工流程的话根本没时间处理这个问题。


总结一下,Certus 的核心优势包括:

创新的可扩展架构:Cadence Certus  Closure Solution 采用的分布式客户端管理器支持全自动化,分布式分层优化以及芯片层级的签核收敛。

提高工程设计效率:它减少了在多个团队中进行多次冗长迭代的需要,缩短收敛时间

SmartHub 界面:增强的 GUI 拥有更好的交互性和更详细的时序纠错,支持交叉验证以实现设计收敛的最后环节。

增量签核:周转时间缩短 10 倍,支持对变更模块进行灵活恢复和替换,利用增量时序刷新缩短设计收敛时间。

3D-IC 设计效率:与 Cadence Integrity 3D-IC 解决方案紧密集成,帮助用户收敛异构工艺中裸片间的时序路径。


示例


我们来看几个例子。

示例1

   

6nm,22M 逻辑单元,11 小时

(提升 10 倍)细节如上图

示例2

   

16nm,140M 逻辑单元,13 小时

(提升 8 倍)


参考资料


  

来源:Cadence楷登
System电路航空汽车电子消费电子芯片Cadence控制
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-10-02
最近编辑:11小时前
Cadence楷登
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Cadence High-Speed Ethernet Controller IP上市

全新 Cadence High-Speed Ethernet Controller IP 系列速度高达 800Gbps 的以太网子系统解决方案,助力实现硅验证内容提要🔸 High-Speed Ethernet Controller (MAC/PCS/FEC) IP 系列与 Cadence SerDes PHY IP 联合实现高达 800G 的完整以太网子系统解决方案🔸 支持单通道和多通道以太网应用,符合 IEEE 802.3 和以太网技术联盟规范🔸 经过硅验证的集成子系统提供了最佳 PPA 并简化 SoC 设计中国上海,2022年4月13日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布推出 Cadence® High-Speed Ethernet Controller IP 系列产品,其中包括高达 800G 的完整以太网子系统解决方案,以及面向先进工艺节点的 Cadence SerDes PHY IP。该控制器 IP以低延迟、高速为特点,针对功耗、性能和面积(PPA) 进行了优化,扩展了Cadence 的Ethernet Controller IP 组合,非常适合新一代云、人工智能和机器学习(AI/ML) 以及 5G 基础设施中的各类以太网应用。目前,Cadence 正在与一些客户达成合作,此新产品系列获得了一些正向反馈。新的控制器系列支持 100G、200G、400G 和 800G 以太网的不同累加带宽,并提供以下功能:支持单通道和多通道以太网解决方案,符合 IEEE 802.3 和以太网技术联盟的规范IP 提供全功能的媒体访问控制 (MAC)、物理编码子层 (PCS)、前向纠错 (FEC) 和物理介质附件 (PMA) 块,以构成完整架构集成的 FEC 支持,包括 RS(528,514)、RS(544,514)、Firecode 和以太网技术联盟低延迟 RS FEC,使客户能够根据自己的应用需求灵活选择最佳方案加上 Cadence 领先的 112G/56G 和其他以太网 SerDes PHY IP,Cadence 可以借助集成 PHY 和控制器交付完整的子系统,使客户能够轻松集成并精简其 SoC 设计。集成子系统在 AI/ML 客户应用中通过了硅验证,可提供更好的 PPA 结果。“云、AI/ML 和 5G 的爆炸性带宽需求推动了以太网协议的发展,并加速了 800G 以太网的市场采用。” Cadence 公司副总裁兼 IP 事业部产品总监 Rishi Chugh 说,“Cadence 继续在设计和接口 IP 方面投资,以满足客户快速发展的需求。Cadence 高速以太网子系统解决方案具有一流的 PHY 和功能丰富的控制器 IP,进一步巩固了我们在高性能连接 IP 产品方面的领先地位。” High-Speed Ethernet Controller IP 系列和集成子系统解决方案扩展了 Cadence 的以太网 IP 组合,支持 Cadence 的智能系统设计™ (Intelligent System Design™) 战略,旨在实现 SoC 的卓越设计。以上产品现已全面上市,可供广大客户使用。来源:Cadence楷登

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