精通DDR 高速接口设计与 ADS 仿真

本课适合哪些人学习：

本课适合从事高速数字、信号完整性、电源完整性、PCB、封装、内存控制器、PHY、接口验证和系统测试的工程师，

也适合希望系统了解 DDR、LPDDR、GDDR、HBM 接口原理和仿真方法的高校学生及技术人员。

具备基础电路、数字时序和传输线知识即可学习，ADS 基础不是必须条件。

你会得到什么：

通过本课程，学员可以建立完整的 DDR 系统知识框架，理解 DRAM 架构、接口标准、信令方式、时钟关系、训练校准、时序裕量、信号完整性和电源完整性之间的联系。课程还将结合 ADS Memory Designer，学习 IBIS 模型、S 参数、封装和 PCB 通道的搭建方法，完成 DDR 写入和读取仿真，并能够根据眼图、反射、串扰、抖动、PDN 噪声和时序裕量判断问题原因，为 PCB 优化、端接调整、均衡配置和系统验证提供依据。

课程介绍：

DRAM 系统与应用场景

理解内存墙、带宽提升和功耗约束
对比 DDR、LPDDR、GDDR、HBM 的应用和通道特点
掌握 JEDEC 演进以及 channel、DIMM、rank、chip、bank 的层级关系

架构基础

DRAM I/O 标准与电路

认识 Memory I/O 引脚、数据、命令和时钟信号
理解单端与差分、SSTL、POD、LVSTL 等信令标准
掌握终端匹配、Vref、驱动器和接收器的基本作用

标准与电路

时钟、训练与校准

理解 CK、WCK、DQS、RDQS、DLL 和多相时钟
学习 CA training、write leveling 和 read training
理解 Vref、ODT、ZQ 以及时钟和数据的对齐方法

时序基础

系统时序裕量与不确定性

分析读写时序关系和数据采样窗口
区分静态不确定性与动态不确定性
拆分 skew、jitter、BER 和 timing budget 的影响

Margin

互连与信号完整性

分析反射、ISI、串扰和阻抗不连续
理解 stripline、ball/via 过渡、return via 和 via stub
结合 GDDR6 16Gb/s 案例学习背钻和通道优化

电源完整性与 PDN

理解负载切换、SSN 和 PDN 谐振
分析 on-die decap、封装和 PCB 环路电感
认识 SPG、电源纹波和 PSIJ 对接口的影响

均衡与链路保护

学习 CTLE、DFE、TX FFE 和 slew-rate control
理解 DBI、CRC、Link ECC 和 System ECC
分析均衡、功耗和高速链路可靠性之间的关系

EQ / RAS

ADS Write 仿真实训

准备 TX/RX IBIS、封装和 PCB 通道模型
在 Memory Designer 中搭建写入链路
观察写入眼图、反射、串扰和时序裕量

ADS Read 仿真与参数扫描

搭建读取路径并加入接收端模型和 S 参数
扫描 ODT、驱动强度和 corner 条件
比较不同设置下的 margin、眼图和波形变化

ADS Lab 02