PCB 博客 | 如何使用人工智能优化你的供电网络
本文翻译转载于：Cadence Blog作者：MSATeam 现代供电网络（PDN）设计面临诸多挑战。传统上，设计人员依赖目标阻抗分析——这是确保电源完整性（PI）的一种广泛使用且有效的起点。尽管其简洁性和历史上的成功使其颇具吸引力，但在当今的高速、高密度系统中，随着晶体管开关速度加快和电流需求增加，其局限性正变得愈发明显。Cadence 产品工程师架构师 Jared James 在 EDI CON Online 2025 上展示了一种新方法，该方法采用同时考虑成本和性能的目标函数。Cadence Optimality Intelligent System Explorer 与 Sigrity X SystemPI 相结合，用于确定去耦电容器 (decap) 值和空位的理想组合，以尽可能低的成本实现可接受的 PDN 性能。传统目标阻抗分析典型的目标阻抗流程遵循以下步骤：通过确定每条电源轨的核心电压和最大瞬态电流来定义电源要求，并设定可接受的电压纹波（通常为 3-5%）。计算目标阻抗： 使用软件工具仿真 PDN 阻抗，模拟 PDN 在全频段的阻抗，并绘制阻抗-频率曲线。将目标阻抗线叠加在阻抗曲线上，与目标阻抗进行对比。优化去耦网络：调整电容值、数量和布局，增加低 ESL 电容以抑制高频噪声，使用大容量电容应对低频瞬态。重新仿真并迭代优化。通过时域仿真进行验证，并与电压纹波规格进行对比。该流程存在若干局限性，包括对动态行为的过度简化、频率范围界定模糊、电容反谐振问题，以及成本和空间的权衡，这些都可能引发性能与实用性之间的矛盾。本文的重点是改进第 7 步中的验证环节。Cadence Sigrity X SystemPI/Optimality Explorer 方法论这种全新的 Cadence 方法学依托于 Sigrity X SystemPI，这是一个基于模型的拓扑环境，已适用于阻抗分析 (AC)、IR 压降分析 (DC) ，以及时域电源纹波和瞬态行为分析。 SystemPI 集成了来自芯片、中介层、封装和 PCB 的模型，而像 Voltus IC 电源完整性解决方案和 Clarity 3D Solver 这类提取工具则助力构建这些模型。 SystemPI 与 Optimality 引擎协同工作，该引擎采用了一种全新的强化学习技术，可显著减少所需的独立仿真次数，尤其适用于高维复杂的信号完整性/电源完整性（ SI/PI ）和射频（ RF ）综合应用。 Optimality 的核心优势在于效率：它通过有节制地评估目标函数来获得优化方案，让用户能更快地获得精准的电源完整性优化结果。在该流程中，会基于各种设计参数（包括去耦电容模型及各位置的去耦电容数量）搭建 SystemPI 测试平台。仿真设置完成后，Optimality 通过运行有针对性仿真来探索整个设计空间。它会分析每一次仿真结果，根据预设的目标函数和约束条件更新设计变量，并迭代地优化模型。这一过程使 Optimality 能够有效地调整去耦电容值和约束条件，最终生成可用于签核（signoff）的优化设计方案。Optimality 的主要优势是在于其效率：它仅需评估目标函数足够的次数，就能快速找到精确的优化结果，从而大幅度减少所需的仿真次数。这一点在高维度、复杂的设计空间中尤其具有价值。 测试案例演示在 EDI CON 的演讲中展示了一个测试案例，用以说明 SystemPI 和 Optimality 如何协同工作，从而简化 PDN 设计。为了在 SystemPI 流程中演示 Optimality 引擎的效果，创建了一个测试案例，通过时域仿真来优化多个去耦电容位置的电容值。该案例的目标函数是同时最小化初始下冲（undershoot）和所需去耦电容的数量。下图展示了该测试案例的设置。 在给定的可选去耦电容值列表中，找到能在芯片 1A 电流阶跃下产生最低下冲的去耦电容值。仿真结果显示，所需去耦电容数量减少，同时下冲性能优于 5% (50mV) 的规范要求。下图展示了仿真结果。每一个向下的台阶代表一次新的仿真，其目标函数值低于之前的最佳值。虽然图中仅显示了更新点，但如有需要，也可展示中间仿真过程。前约 57 次仿真为随机运行，目的是构建多样化的样本空间，这一阶段被称为探索阶段。大约在第 58 次仿真时，算法开始在探索与利用之间取得平衡，并根据先前的结果优化其搜索方向。从这一点开始，Optimality 会迭代执行仿真、更新模型并调整设计参数，直到达到最大 200 次仿真限制，或找到最优解。在本案例中，该过程在仿真次数达到 140 次模拟之前就已完成并得出结论。 下图比较了两种情况：红色曲线表示最坏情况，所有去耦电容位置都留空，而绿色曲线显示优化结果。如您所见，与基线相比，优化设计显著降低了功率纹波。虽然我们的主要测量重点是初始下冲，但该工具可以轻松配置为针对其他指标，例如最小化超出初始瞬态的纹波，具体取决于设计目标。 结论优化后的结果不仅满足了 50mV 下冲的规格要求，还将去耦电容的数量减少了 4 个。在第 96 次仿真时，电源纹波控制在了 18mV 以下，同时有 4 个去耦电容位置保持空置，这充分证明了该方案在性能和成本节约上的双重优势。在超过 2 万亿种可能的组合中，仅用不到 200 次仿真即可实现这一结果，凸显了 Optimality 引擎的高效性和有效性。如需了解有关这一革命性新方法的更多信息，可访问 www.cadence.com 或点击文末“阅读原文”，了解有关 Optimality Intelligence System Explorer、Sigrity X SystemPI、Voltus IC 电源完整性解决方案和 Clarity 3D Solver 的更多信息。#Cadence #Sigrity #PDNAnalysis #Clarity3D #电源完整性· END · 来源：Cadence楷登
