采用下一代低功耗DRAM和Microsoft RAIDDR ECC技术，为人工智能应用提供可靠性_System

采用下一代低功耗DRAM和Microsoft RAIDDR ECC技术，为人工智能应用提供可靠性

业界首款专为数据中心设计、采用 RAIDDR ECC 算法的 LPDDR5X IP 系统解决方案

中国上海，2026 年 1 月 19 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，推出业界首款专为企业与数据中心应用设计的高可靠性 LPDDR5X 9600Mbps 内存 IP 系统解决方案。该创新方案融合了 Cadence 经过量产验证的 LPDDR5X IP 与微软的先进冗余独立双倍数据速率阵列（RAIDDR）纠错码（ECC）编码方案，实现了兼具高性能、低功耗与稳健可靠性的强强组合。微软已成为首个部署该新款系统解决方案的客户。

在 AI 基础设施构建浪潮中，LPDDR5X 凭借其在处理 AI、HPC 及其他内存密集型工作负载方面的卓越能效与性能，正逐渐受到数据中心的青睐。尽管基于 LPDDR5X 的系统能降低功耗并缩短运行时间，但超大规模数据中心运营商始终面临一种困境，即功耗、性能、面积（PPA）与 DDR5 内存的可靠性、可用性、可维护性（RAS）难以兼得。

新推出的这一内存 IP 系统解决方案基于 LPDDR5X DRAM 技术，在紧凑封装中保持了 PPA 优势，同时实现了企业级 RAS。该解决方案支持高达 9600Mbps 的数据传输速率，其边带 ECC 性能可媲美传统 DDR5 ECC 实现方案，堪称数据中心应用的理想之选。

该方案的核心是微软的 RAIDDR ECC 编码方案——一种新一代纠错算法，它实现了接近单颗粒数据校正（SDDC）的精度，以极低的逻辑开销实现业界领先的准确度与故障检测能力。RAIDDR 的防护级别等同于传统 DDR5 RDIMM 应用中基于符号的 ECC 算法。

该款新内存系统解决方案的核心优势包括：

支持采用 LPDDR5X DRAM 的 40 比特通道
兼具 9600Mbps 高性能与低功耗特性
企业级 RAS 性能，可靠性媲美 DDR5 标准的基于符号的 ECC 技术
支持边带 ECC，最大化通道带宽利用率
紧凑型封装设计，适配空间有限的系统

“我们的 LPDDR5X 9600Mbps 系统解决方案标志着面向企业和数据中心市场的内存创新达到了重要里程碑，”Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示，“通过将 LPDDR5X 的高速和能效优势，与微软 RAIDDR ECC 创新技术的可靠性相结合，我们交付的解决方案在高性能、低功耗内存系统领域实现了突破。”

“微软很荣幸推出 RAIDDR——新一代企业级 DRAM 符号级 ECC 算法。该算法能提供卓越的准确性与可靠性，”微软系统规划与架构企业副总裁 Saurabh Dighe 表示，“通过与 Cadence 合作并借助其 LPDDR5X 系统 IP，我们正在推动行业采用高性能、低功耗的数据中心解决方案。”

Cadence 的内存 IP^[1]解决方案以完整子系统解决方案的形式提供，专为高性能 AI 训练和推理应用而设计。2025 年 7 月，Cadence 推出了业界首款运行速率达 14.4Gbps 的 LPDDR6^[2]内存 IP 系统解决方案，为客户未来的性能升级提供了强大的技术路线图。Cadence 为 HPC 和 AI 应用提供了全面的、经过硅验证和 PPA 优化的内存与接口 IP 产品组合，包括关键行业标准的最新版本，如 LPDDR、HBM、DDR5、PCI Express^® （PCIe^®）^[3]、Universal Chiplet Interconnect Express^™（UCIe^™）^[4]、UALink^[5]、Ultra Ethernet^[6] 以及高速以太网，还提供包含验证 IP^[7] 且支持小芯片（chiplet）^[8]技术（包括 3D-IC）的各种广泛解决方案。

来源：Cadence楷登

Cadence公司基于台积电N3P技术，成功流片实现64G速率的UCIe IP解决方案

本文翻译转载于：Cadence Blog作者：Corporate 为推动小芯片创新的下一波浪潮，Cadence 成功流片其第三代通用小芯片互连技术（UCIe）IP 解决方案，在台积电先进的 N3P 工艺上实现了业界领先的每通道 64Gbps 速率。随着行业向日益复杂的 AI、高性能计算（HPC）和数据中心架构发展，对强大、高带宽的芯片小芯片互连的需求从未如此迫切。这一里程碑式的成就使 Cadence 处于领先地位，能为要求最严苛的应用打造可扩展、高能效的多芯片系统。随着制程节点推进到 3 纳米及以下，系统级芯片 (SoC) 设计人员面临着一项挑战：需在优化功耗、性能和面积 (PPA) 的同时，满足高速、可靠的芯片间通信需求。Cadence UCIe IP 解决方案完全符合 UCIe 规范，其设计初衷就是直接应对这些挑战。该方案借助台积电创新的 N3P 技术，实现了出色的能效表现，助力客户在不牺牲性能的前提下达成严苛的能耗指标。基于台积电 N3P 工艺的64Gbps UCIe IP 子系统流片Cadence UCIe IP 实现 64G 速率流片，标志着小芯片互连技术取得了重大突破。该方案支持每通道高达 64Gbps 的速率，设计人员可实现超高带宽密度，为可扩展的小芯片架构开辟新的可能性。其灵活且无缝地整合各类现有接口协议，例如 AXI、CXS.B、CHI-C2C、PCIe 和 CXL，可快速集成到各种平台中，包括 AI 加速器、网络设备和先进的数据中心系统。可靠性和集成灵活性是 Cadence UCIe IP 的核心优势。先进的纠错、通道裕量和诊断功能，确保其在异构多芯片环境中稳定运行。该架构的设计旨在简化系统集成，支持多厂商芯片生态系统间的无缝互操作性。 “自 2018 年首次流片以来，Cadence 便一直处于芯片间互连解决方案的最前沿。2022 年转向 UCIe 技术后，过去两年我们充分展示了第一代和第二代 UCIe 解决方案的硅片验证成果，”Cadence 硅解决方案集团市场营销副总裁 Arif Khan 表示。“鉴于 AI 和高性能计算应用对吞吐量和效率的巨大需求，我们很自豪能够推出速率可达 64G 的第三代 UCIe IP。通过与我们值得信赖的合作伙伴台积电合作，我们正在为双方的客户带来高质量、高效的解决方案。” 面向 AI /高性能计算应用的业界领先特性该解决方案可提供 64Gbps 的传输性能，在标准封装中实现了 3.6Tbps/mm 的出色带宽密度，在先进封装中更是达到 21.08Tbps/mm。凭借业界一流的 PPA（性能、功耗和面积）指标，该架构针对高性能计算 (HPC) 和人工智能 (AI) 应用进行了优化。与所有 Cadence UCIe 系列产品一样，它支持多种协议，包括 AXI、CXS、CHI-C2C、PCIe 和CXL.io，并与高速 PHY 无缝集成，提供完整的 IP 子系统，从而加速设计部署进程。自校准功能和基于硬件的启动无需固件干预，可实现快速系统初始化并简化设置。简化的时钟方案和集成的锁相环 (PLL)，结合在电压和温度变化范围内的稳定性能，确保了可靠性和效率，使设计人员能够专注于核心逻辑这一关键环节。凭借这一成果，Cadence 丰富了其全面的 IP 产品组合，为客户和合作伙伴提供了攻克现代计算挑战所需的工具。通过融合更高的数据速率、全面完善的客户解决方案以及严格的标准合规性，Cadence 正在助力下一代可扩展、高性能的系统。来源：Cadence楷登