突破！东大洪伟院士团队 28nm CMOS 实现 90-180GHz 超宽带功放

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在 6G 通信向太赫兹频段（100GHz 以上）冲刺的关键阶段，90-180GHz 频段（覆盖 F 波段 90-140GHz、D 波段 110-170GHz）是实现 100Gbps + 超高速传输、高精度太赫兹传感的核心频谱资源。但长期以来，该频段功率放大器（PA）面临 “宽带与高功率难兼顾、硅基工艺高频损耗大、芯片体积难压缩” 三大痛点 —— 直到东南大学唐大伟、洪伟教授团队的最新成果问世。

近日，洪伟院士团队以《A Compact 90–180 GHz, 15–18 dBm Power Amplifier With Novel Self-Shielding Load-Open Balun and Broadband Fourth-Order LC Ladder Power Combiner in 28-nm CMOS》为题，将研究发表于芯片设计领域顶刊《IEEE Journal of Solid-State Circuits》（JSSC），用 28nm 体 CMOS 工艺实现了 “倍频程带宽 + 15-18dBm 高输出功率 + 超小体积” 的三重突破，为 6G 高频硬件国产化奠定关键基础。

研究背景：为什么 90-180GHz 功放是 “硬骨头”？

在 6G 和太赫兹技术落地中，功率放大器是射频前端的 “核心引擎”，负责将微弱信号放大到足够强度以支持长距离传输或高灵敏度探测。但 90-180GHz 频段的特殊性，让传统方案陷入两难：

带宽与功率的矛盾
要覆盖 “90-180GHz” 这样的倍频程带宽（频率跨度达 2 倍），传统功放的输出功率会显著衰减，多数方案仅能覆盖 30-50GHz 带宽；
工艺的局限
GaN、SiGe 等宽禁带材料虽能实现高频高功率，但成本是 CMOS 的 3-5 倍，且难以与主流 CMOS 芯片产线兼容；而现有 28nm CMOS 功放，在 150GHz 以上频段输出功率普遍≤12dBm，无法满足实际需求；
体积与集成度的难题
高频段匹配网络（如巴伦、功率合成器）易受电磁干扰，需额外屏蔽结构，导致芯片面积过大（传统方案核心面积常≥0.5mm²），难以集成进终端设备。

“用 28nm CMOS 突破 180GHz 频段 15dBm 输出功率，相当于让家用轿车在高速上保持 120km/h 的同时，还能应对越野路况。” 可见难度之大。

三大核心创新：重新定义硅基高频功放架构

团队的突破，源于三项原创性设计，从 “放大器核心、信号转换、功率合成” 全链路解决传统痛点：

1. 改进 MOS 电容的 “紧凑型中和放大器”：尺寸直接减至 1/4

传统中和放大器（用于抑制晶体管寄生电容影响）需依赖大体积电容，导致单元面积过大。团队提出基于改进 MOS 电容的中和结构，通过优化电容极板布局与寄生参数，在保持相同中和效果的前提下，将放大器核心尺寸压缩至传统方案的 1/4—— 这一设计为后续 “多路功率合成 + 小体积集成” 奠定基础。

更关键的是，该结构与 28nm 体 CMOS 工艺完全兼容，无需额外工艺步骤，大幅降低量产成本。

2. 三导体自屏蔽负载开路（SSLO）巴伦：给信号加 “防干扰盾”

巴伦（Balun）是高频电路中 “平衡信号与非平衡信号转换” 的关键器件，但其在 90-180GHz 频段易受相邻电路电磁耦合干扰，导致信号失真、插入损耗增加（传统巴伦插入损耗常≥3dB）。

团队创新设计三导体自屏蔽负载开路（SSLO）巴伦，并搭配双 LC 谐振 tank：

自屏蔽特性
通过 “三层金属堆叠 + 对称绕组” 设计，利用电磁耦合自抵消原理阻断跨频段干扰，隔离度提升至 25dB 以上（传统方案仅 15-20dB）；
低损耗 + 宽匹配
负载开路结构消除寄生参数影响，在 90-180GHz 全频段插入损耗≤1.8dB，且阻抗匹配稳定（S11<-10dB）；
超小体积
相比传统屏蔽巴伦，SSLO 巴伦面积减少 60%，仅 0.04mm²，成为芯片小型化的关键。

3. 慢波结构四阶 LC 梯形功率合成器：解决 “宽带合成效率低” 难题

要实现高输出功率，需将多路放大器的信号高效合成 —— 但传统功率合成器在倍频程带宽内，合成效率会从 80% 骤降至 50% 以下，成为功率提升的 “瓶颈”。

团队提出基于慢波结构的四阶 LC 梯形合成器，核心突破在于：

慢波优化
通过微带线慢波设计，延长信号在合成网络中的传输路径，确保 90-180GHz 全频段内相位一致性，合成效率稳定≥85%；
四阶滤波特性
LC 梯形结构兼具滤波功能，可抑制谐波干扰，减少后级电路复杂度；
低损耗
合成网络总损耗≤2.5dB，远优于传统传输线合成器（损耗常≥4dB）。

搭配输入侧的 “1-to-8 并行绕组巴伦功率分配器”，团队实现了 “8 路信号均分放大→4 路高效合成” 的架构，最终将输出功率提升至 15-18dBm。

性能实测：28nm CMOS 高频功放 “性能天花板”

为验证设计效果，团队基于 28nm 体 CMOS 工艺流片，并通过第三方权威测试，核心性能指标全面超越国际同类成果（数据源自论文 Table I 与实测图）：

关键指标	团队成果	国际同类 28nm CMOS 功放（平均）	优势对比
工作频段	90-180GHz（倍频程）	120-150GHz（窄带）	带宽拓宽 60%，全覆盖 F/D 波段
饱和输出功率（Psat）	15-18dBm（140GHz 达峰值）	10-12dBm（150GHz 以上）	高频段功率提升 40% 以上
小信号增益（S21）	最大 21dB，平坦度 ±1dB	18-20dB，平坦度 ±2dB	增益更高且更稳定
核心面积	0.23mm²	0.4-0.6mm²	体积减少 50% 以上
功率附加效率（PAE）	最高 6%（140GHz）	3-4%（150GHz 以上）	高频段效率提升 50%
综合性能指标（FoM2）	57.9	35-45	综合性能领先 30%

从实测图（Fig.20）可见，即使在 180GHz 极限频率下，功放仍能保持 15dBm 输出功率，远超同类方案（180GHz 频段通常≤12dBm）；而 Fig.16 的 S 参数仿真显示，全频段 S11<-10dB（输入匹配良好）、S22<-12dB（输出匹配稳定），确保信号无反射损耗。

应用价值：从 6G 通信到太赫兹传感的 “全能引擎”

这款 28nm CMOS 高频功放的突破，不仅是学术上的创新，更直接解决了多个领域的 “卡脖子” 问题：

6G 超高速通信
支持基站与终端间 100Gbps + 数据传输，是 6G 毫米波通信的核心射频单元；
太赫兹传感
可集成进安检成像设备（如机场太赫兹安检仪）、医疗检测设备（如皮肤癌早期探测），实现设备小型化与低成本化；
卫星通信
适配低轨卫星宽带载荷，在 90-180GHz 频段实现天地间高速数据回传；
军事与航天
用于小型化雷达、电子对抗系统，满足对体积、功耗的严苛要求。

结语：

当业界还在争论 “CMOS 能否突破 150GHz 高功率” 时，东南大学洪伟院士团队用 90-180GHz 的倍频程突破证明：不是材料决定高频上限，而是架构创新定义技术边界。

这款功放的意义，不仅在于 “28nm CMOS 实现 180GHz 18dBm 输出” 这一指标，更在于它提供了一套 “宽带、高功率、低成本、小体积” 的硅基高频电路设计范式 —— 未来 3-5 年，随着该技术的量产落地，我们或许能看到 “掌心大小的太赫兹通信终端”“千元级太赫兹医疗检测仪”，而这一切的起点，正是这颗 0.23mm² 的 CMOS 芯片。

论文地址：A Compact 90–180 GHz, 15–18 dBm Power Amplifier With Novel Self-Shielding Load-Open Balun and Broadband Fourth-Order LC Ladder Power Combiner in 28-nm CMOS | IEEE Journals & Magazine | IEEE Xplore

论文部分配图：

信息来源：https://ieeexplore.ieee.org/ 以及www.semanticscholar.org/，仅用作分享学习，如有侵权，请联系删除。

来源：射频学堂

别再傻傻的盯着技术了！

作为射频工程师，我曾和许多 “行业老人” 有过同样的认知：流程是给初级工程师划定的 “条条框框”，对有多年经验的从业者而言，反而会限制创造发挥。直到读完《硬件十万个为什么 —— 开发流程篇》，这种片面的想法才被彻底打破。射频项目不同于普通硬件开发，其信号特性敏感、指标要求严苛、跨环节协同紧密，稍有疏漏便可能导致项目返工甚至失败。而清晰的开发流程，恰恰是应对这些挑战的 “导航图”，是射频项目从概念到落地的必要保障。下面我们结合射频项目设计来谈一下流程的重要性。首先，射频设计的核心难点在于 “看不见的信号干扰”—— 从电磁兼容（EMC）到阻抗匹配，从杂散抑制到相位噪声，每一个指标都依赖精准把控，而非单纯的经验判断。不少资深工程师曾凭借 “手感” 跳过需求评审、方案仿真等流程，最终却栽在细节上：比如某项目中，工程师因经验省略了 “射频链路与结构件的耦合仿真” 流程，导致样机装配后，金属外壳对天线信号产生比较大的干扰，不得不重新修改结构设计，延误了工期。而《硬件十万个为什么 —— 开发流程篇》中强调的 “设计阶段流程”，恰好能规避这类风险。规范的流程会明确设计环节的关键节点：需求阶段需联合射频、结构、测试工程师确认 “信号带宽、覆盖范围、环境适应性” 等量化指标；方案阶段必须通过 ADS、HFSS 等工具完成链路仿真、电磁仿真，并组织跨部门评审；原理图设计后需进行 “射频器件选型校验”，确保电容、电感的高频特性与设计需求匹配。这些步骤并非 “束缚”，而是将经验转化为标准化动作，把隐性的风险提前暴露，避免经验主义带来的不可逆失误。再次，射频项目从来不是 “一个人的战场”—— 需要与基带工程师协同确认接口协议，与 PCB Layout 工程师配合规划射频走线，与测试工程师明确指标验证方法，甚至需要与生产部门沟通工艺可行性。若缺乏流程约束，各环节极易陷入 “信息断层”。我曾参与一个物联网射频模块项目，因未明确 “开发阶段的协同流程”，射频工程师完成链路设计后直接交付 Layout，未同步 “射频走线的阻抗控制要求（50Ω 微带线）” 和 “敏感器件的屏蔽区域”；Layout 工程师按常规硬件标准布线后，导致射频链路阻抗不匹配，驻波比（VSWR）超标至 2.5（标准要求≤1.5），不得不重新改版 PCB，浪费了近2 万元打样成本，也延误了 10 天工期。而规范的开发流程会提前划定各角色的职责与协同节点：比如《硬件十万个为什么 —— 开发流程篇》中提到的 “开发阶段流程表”，明确要求 “射频工程师在交付 Layout 前，需输出《射频布线规范文档》，并组织 Layout 工程师进行 1 对 1 交底”；“每周需召开跨部门同步会，确认基带接口调试进度、射频器件采购状态”。这种流程化的协同，能让复杂的跨环节工作形成 “闭环”，避免因信息差导致的返工。最后在射频项目的验证环节最忌 “碎片化”—— 不少工程师仅关注 “增益、噪声系数” 等核心指标，却忽略了高低温环境、电源波动、电磁干扰等极端场景的验证，导致产品在实际应用中频繁出问题。某车载射频模块项目中，工程师按经验完成了常温下的指标验证（增益 15dB、噪声系数 1.2dB），便进入量产阶段。但产品装车后，在高温（60℃以上）环境下，射频链路的线性度下降，杂散超标，被客户批量退货。事后复盘发现，正是因为省略了 “高低温环境验证” 这一流程环节，才导致问题暴露在量产阶段。而《硬件十万个为什么 —— 开发流程篇》中明确的 “验证阶段流程”，为射频指标的全面落地提供了 “标尺”：从 “单机验证”（含常温、高低温、湿度循环）到 “系统联调”（与整机的信号交互测试），再到 “可靠性验证”（振动、冲击、EMC 测试），每个环节都有明确的测试标准和验收阈值。这种流程化的验证，能确保产品在各种场景下都能满足设计要求，避免 “量产即翻车” 的尴尬。还有射频产品的生命周期中，维护与迭代是常态 —— 可能是客户反馈的信号稳定性问题，也可能是新场景下的指标升级。若缺乏流程化的文档记录，后期排查问题时会如同 “大海捞针”。我曾遇到一个案例：某老款射频基站需升级支持新频段，却因当年开发时未按流程留存 “射频链路的变更记录” 和 “关键器件的批次信息”，工程师不得不重新拆解样机、反向推导设计逻辑，仅前期排查就花费了 2 周时间。而规范的流程会要求 “维护阶段留存完整的文档链”：从设计文档（原理图、PCB 图、仿真报告）到测试数据（各阶段的指标报告），再到变更记录（每一次设计修改的原因、方案、效果）。这些文档不仅能快速定位维护中的问题，还能为后续迭代提供依据，大幅降低时间成本。对射频工程师而言，流程从来不是 “限制灵活的枷锁”，而是将经验转化为标准化能力、将复杂项目拆解为可控环节的 “进阶工具”。它能帮我们规避设计中的隐性风险、破解协同中的信息壁垒、确保验证中的指标落地、降低维护中的迭代成本。无论是初级工程师还是资深 “老人”，唯有尊重流程、善用流程，才能让硬件射频项目在高复杂度的挑战中，稳稳走向成功。所以流程是射频工程师的 “进阶工具”，而非束缚，抛开技术，流程也是每个射频工程师所必备的核心技能。来源：射频学堂