LP(DDR)系统时序裕量考虑

SIPI设计者一般都了解JEDEC指标，有些人把仿真的眼图结果直接套JEDEC眼宽和眼高，但是实际仿真中仅仅考虑了封装和PCB其中部分互连导致的影响，导致最终测试和仿真结果出现较大偏差。

实际的时序抖动裕量应该如何考虑呢？

下图描述了LPDDR4X通道的系统时序预算。总数据位UI（单位间隔）被划分为三个主要部分，即SoC时序预算、DRAM时序预算和SI/PI时序预算（这些部分以蓝色显示）。剩余的部分即为时序余量。

1、DRAM时序要求的JEDEC Mask如下，根据LPDDR4X规范，在典型条件下，DRAM预算为UI的~25%。

2、SIPI时序中需要考虑由VDDQ轨供电的系统SoC IO、封装和PCB、DRAM IO，这一般是SIPI工程师仿真可以覆盖的部分。

PI效应包含：PSIJ、SSN;

SI主要包含Xtalk, reflections, ISI；

3、SOC时序裕量一般都是由PHY Vendor给出；

对于以上三部分时序裕量更多的细节以后有机会再分享；

关于SOC侧TX和RX的时序抖动都有哪些分量可以在评论区留言。REF: Sunil Gupta DDR4X (4266 Mbps) FOWLP-PoP vs Conventional-PoP Co-SI/PI System Analysis

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