PCB制造偏差引起的串扰恶化研究
为什么仿真和测试串扰对不上？
高速走线设计时正好避开反焊盘就可以了吗？
哪些PCB制造公差对串扰影响最大？
希望读完本文对你有所启发！！！
随着高性能AI设计需求的增长，需要更高的处理器引脚数、更密集的布局和更快的IO通道。这些要求对来自CPU或GPU引脚区域的高速信号分线提出了挑战，导致更长的扇出长度、密集的布线、信号之间更紧密的间距，并且走线通常沿着反焊盘的边缘布线。
PCB制造工艺的变化，如层与层的错位、钻孔和蚀刻不一致，可能会使高速走线的部分暴露于反焊盘区域，从而显著降低串扰性能。本文报告了广泛的测量和电气模拟方法，以确定影响串扰的关键因素。
数据中心设计的高性能/更高的数据速率，处理器的引脚数更大，IO通道更快更密集，给高速差分信号走线 breakout区域设计带来更大的挑战？
更长的扇出长度（PIN field区域）
与相邻信号的间距更小
靠近反焊盘边缘
PCB制造工艺变化
层与层的配准不良（Layer-to-layer mis-registrations）
钻孔和蚀刻不一致
将高速走线的部分暴露于隔离盘区域
这些因素加大了串扰恶化。
01
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串扰分析
分析采用22L PCB，4mil core 5mil PP，用五种不同的ultra-low loss材料，让四个不同的PCB制造商加工；对比远端串扰情况。
1、同层串扰分析 ：L20
可以看出测试结果4-5mV左右。初始仿真结果在1.9mV.
2、相邻层串扰：L18-L20
可以看出测试结果8-12mV左右。初始仿真结果在4.5mV.
02
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串扰影响因素研究
1、Er变化：
可以看出DK变化对结果影响不大。
2、反焊盘变化（同层串扰）：
基线采用26mil反焊盘，很明显加大分焊盘会串扰急剧加大。
26mil改为22mil，串扰由1.9mV变为0.6mV(68% reduction);32 mil antipad, xtalk => 1.9 mV to 7.4 mV (~300% increase)
3、 差分对中的DP向反焊盘方向移动1mil，DN不变（相邻层）：
可以看出串扰从4.5 mV to 7.1 mV。接近翻倍。
3、扇出区域越过的反焊盘数量（相邻层）：全部在3mil层偏下仿真
Case4越过的反焊盘最少，串扰最小。影响较大。
4、扇出区域越过的反焊盘大小（相邻层）：全部在3mil层偏下仿真
反焊盘数量少小，尺寸越小，串扰越小。
基于上述分析，建议在允许的制造能力和可靠性范围内使用较小的反焊盘。布线应远离反焊盘（如3- 4 mils），以适应制造层偏。高速引脚区域布线应尽可能缩短长度。
03
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测量
采用3D-Xray测量层偏：
Vendor1:
Vendor2:
Vendor3:
Vendor4:
基于上述分析，我们可以确认引脚场串扰恶化受到PCB制造变化的显著影响。此外，测量可以用于轻松预测高速差分对的哪一侧突出到反焊盘。
04
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仿测结果更新
根据供应商A/材料M1的层错位更新：
基于3D X射线的更新仿真显示出与测量的良好相关性。
最后，给出层偏参考数值，仅供参考，具体需要和制造商交流，他们的具体能力是多少。
对于更高的56G和112G,需要严格控制PCB的层偏，同时设计上需要保证在层偏范围外，如果设计恰好卡着反焊盘，会加剧串扰恶化，最好仿真能覆盖层偏的影响。 REF:Intel ，Amy Luoh等 Investigation of Pin Field Crosstalk Degradation due to PCB Manufacturing Variation
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