Chiplet互连标准—UCIe2.0物理层（2D and 2.5D）

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UCIe物理层规范包含2D、2.5D、3D本文介绍2D和2.5D部分。

电气规范的关键属性包括：·

支持4，8，12，16，24，和32 GT/s数据速率
支持先进和标准封装互连
支持时钟和电源门控机制
单端单向数据信令
直流耦合点对点互连
用于传输抖动跟踪的转发时钟
模块内的匹配长度互连设计
先进封装的Tx驱动器强度控制和无端接Rx
标准封装的Tx端接以及数据速率和通道到达相关Rx端接

设备必须支持4 GT/s以及4 GT/s和最高支持数据速率之间的所有数据速率。例如，支持16 GT/s的设备还必须支持4、8和12 GT/s数据速率（这和PCIe类似）。

允许使用扩频时钟（SSC）。UCIe链路发送器和相应的UCIe链路合作伙伴的接收器之间需要公共参考时钟（REFCLK），传输延迟差小于5 ns，以限制FIFO深度并最大限度地减少延迟影响。对于retimer用例，“本地UCIe链路连接”应使用公共REFCLK，而“封装外链路连接”不需要使用或共享公共REFCLK。图5-1显示了传输延迟的差异，并且对于芯片的UCIe链路连接的两个方向是对称的。传输延迟表示发送器数据到接收器数据锁存器与接收器FIFO输出数据锁存器的时钟之间的延迟差。有关REFCLK的详细信息，请参见第5.1.2节。

在典型的实现中，用于UCIe链路发送器的LCLK和用于对应的链路伙伴接收器的LCLK都从公共参考时钟生成。在图5-1的示例实现中，用于DIE1中的发射器的LCLK可以从TX PLL生成，用于DIE2中的接收器的LCLK可以从RX PLL生成。

公共参考时钟（REFCLK）使用单个源分配给发射器和接收器。时钟可以由封装引脚提供，也可以由封装上的另一个芯片转发。在任一情况下，同一链路上的两个裸片所使用的参考时钟必须来自同一时钟源。尽管可以使用其他参考时钟，但建议每个小芯片使用100 MHz参考时钟，包括具有来自同一时钟源的不同参考时钟值的两个芯片。

表5-1列出了允许的参考时钟频率范围。表中列出的最小和最大频率表示限制，并不表示支持整个频率范围的要求。实现需要为使用参考时钟的受支持数据速率生成精确的I/O时钟频率。请注意，如果I/O时钟频率是参考时钟频率的整数倍（如果不同于100 MHz），则可能出现这种情况。参考时钟可以在低功率状态下被禁用（诸如在其他标准和规范中所做的）。

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接口概述

UCIe PHY的高级框图如图5-2和图5-3所示。UCIe物理接口由称为模块（）Modules）的构建块组成。使用先进封装技术的模块（例如，EMIB，CoWoS）称为“高级封装模块”，由一对时钟、分别用于x64或x32高级封装模块的64或32个单端数据通道、每个方向（发送和接收）的数据有效通道和跟踪通道组成。

有一个低速边带总线用于初始化、链路训练和配置读/写。边带由两个方向（发送和接收）的单端边带数据通道和单端边带时钟通道组成。

x16或x8“标准封装模块”采用传统的标准封装，间距更大。标准封装模块由一对时钟、16或8个单端数据通道、每个方向（发送和接收）的数据有效通道和跟踪通道组成。有一个低速边带总线用于初始化、链路训练和配置读/写。

边带由两个方向（发送和接收）的单端边带数据通道和单端边带时钟通道组成。对于某些应用，可以聚合多个模块（2或4个）以提供额外的带宽。为避免可靠性问题，建议将发射器高输出（VOH）限制为高于接收小芯片的接收器前端电路电源轨的最大100 mV。当VOH比接收器电源轨高出100 mV以上时，接收器中可实现过应力保护电路。

先进封装：

标准封装：

UCIe电特性：

C.为了兼容，先进封装PHY尺寸宽度必须与标准相匹配，标准封装的PHY尺寸宽度容差可以更高，因为存在更大的布线灵活性。为获得最佳通道性能，建议宽度接近规格。

D.标准封装PHY尺寸宽度是基于x32接口的一个（x16）模块的有效宽度（参见图5-42和图5-43）。

e.PHY尺寸深度是一个信息参数，取决于球间距。表中的数字基于10列x64高级封装的45 um凸点间距和标准封装的100 um凸点间距。有关10列、16列和8列凸点矩阵结构中x64和x32高级封装模块组合的PHY尺寸深度的信息值，请参见第5.7.2节。

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Trans mitter指标

TX拓扑如图5-4所示。每个数据模块由N个单端数据发送器和一个有效信号组成。对于x64高级封装模块，N为68（64数据+ 4冗余数据）。对于x32高级封装模块，N为34（32数据+ 2冗余数据）。对于x16标准封装模块，N为16。对于x8标准封装模块，N为8。每个模块中有一对用于计时的发射器和一个Track信号。时钟频率和相位将在5.5节中详细讨论。

有效信号用于门控所有数据通道的时钟分配，以实现快速空闲退出和进入。该信号也用于有效帧的目的，详见第4.1.2节。有效信号的发送器实现预期与常规数据相同。

Track信号可用于PHY，以补偿缓慢变化的变量，如电压或温度。Track信号是一种类似于data bit的单向信号。当UCIe模块合作伙伴为其轨道接收器通过边带请求时，UCIe模块发送时钟pattern（1010...）(与前向时钟信号的相位1对齐)。有关重新校准步骤的更多详细信息，请参见第4.6节，有关跟踪使用的更多详细信息，请参见第5.5.1节。

5.3.1驱动器拓扑

发射机经过优化，操作简单，功耗低。图5-5显示了一个低功率发射机驱动器的例子。允许单独的上拉和下拉强度，以在不同的通道配置中实现最佳性能。建议使用控制回路或培训来调整输出阻抗，以补偿工艺、电压和温度变化。控制回路和培训是特定于实施的，超出了本规范的范围。在低功耗状态下，实现必须能够三态输出。建议优化ESD网络，以最大限度地减少焊盘电容。在更高的数据速率下可能需要诸如T-coil的Inductive peaking technique。

下图定义了TX摆幅，Slew rate,驱动阻抗，Jitter、SKew、寄生和Traning精度要求。

均衡：

在16 GT/s的数据速率下建议使用发射机均衡，并且必须在24 GT/s和32 GT/s的数据速率下支持发射机均衡，以减轻信道ISI影响。Tx均衡仅对所有适用的数据速率进行去加重。24 GT/s和32 GT/s的Tx均衡系数基于图5-6所示的FIR滤波器。均衡系数受最大单位摆幅约束。发送器必须支持表5-4中所示的均衡设置。去加重设置的确定是基于初始配置或训练序列，其中将选择具有较大眼图张开度的值。