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经济下行-射频工程师收入怎样

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2023年开年就是各大公司裁员,优化。芯片圈也倒闭了1000多家。一个去了芯片的朋友说今年市面上简历增加最多的就是IC设计。任总去年说将寒气传递给每一个人,大家还不以为然,今年确实是凛冬已至。

最近和同事聊天,大家都在谈论各大公司裁员的事,但是部门射频工程师们今年或多或少都收到了猎头的电话,在射频工程师看来工作并没有那么难找,就是性价比合不合适的问题。  

以我身边为例,部门射频工程师最低的是收入2W,工作5年左右的本科生。招聘的社招工程师收入区间基本上2-3之间。  

为什么射频工程师不受经济下行影响呢?  

1.人员断层了  

从2018年开始,就没有专门从事射频板级设计的应届生了。这里有两个原因。  

一是研究生要么是做天线的,要么是做模拟IC的。18年互联网大潮未退,好多都应届毕业生都转行了。  

本科生从事射频需要几年的时间来打基础。所以进入行业的人少,但是需求却是每年在增加。  

在20年21年的时候,各个公司就发现市场上招不到射频工程师,射频工程师成了紧俏工种了。  

2.行业还在曲线上升  

虽然5G受阻,但是国内搞公网通信的也就数的过来的中兴、华为、三星、诺基亚几家大厂,射频工程师在大厂占比就不高。板级射频工程师大部分在军工行业,尤其以南京、成都、西安为多。  

虽然公网已经进化到5G,但是军工还停留在1.5G时代,宽带通信到现在都没有达成一个行业标准,形成行业共识。  

军工通信还在底部,行业还有很大的增长空间。现在正是行业进入2.0G发展的关键年限,所以行业对射频工程师的需求还在持续增长。  

3.射频IC门槛高  

近两年蜂拥的进入IC行业,但是数字IC好做,射频IC却没那么容易,射频IC需要大量的经验积累,项目积累,成长周期长,做射频IC的人远没有数字IC的人多;所以即使现在IC圈在退潮,但是由于射频IC的门槛高,并没有受到波及。  

全球经济会持续衰退  

在未来3到5年都不会好转  

当前生产力发展的边界早已触顶,目前所有的社会资源,是在内卷化配置,亟待关键技术的突破,带来下一波生产力的激增,再度引发一轮“工业革命”,到那时候,经济才会由衰转盛,进入黄金时期。但这有一个过程,至少你从数字化基建的实现来看,底层的人工智能、算力、通信网络等等信息基础设施,依旧有很长的路要走。  

在接下来的3到5年,军工、IC(虽然IC风口收紧,但是还在)成为了为数不多还能正增长的行业了。  

 

凛冬已至,祝好!  


来源:射频通信链
芯片通信人工智能
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-07-28
最近编辑:6小时前
匹诺曹
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锁相环对系统指标设计的影响

我们常说频率合成器常被比作电子系统的“心脏”,那频率合成器是如果影响系统指标的呢?工作原理PLL由鉴相器(PD),环路滤波器(LPF),压控振荡器(VCO)三个基本模块组成的一种相位负反馈闭环系统。相位噪声相位噪声:正弦波瞬时相位Φ(t)=ωt+φ(t)=线性相位ωt+随机相位φ(t),随机相位φ(t)的功率谱就是相位噪声谱,归一化后用功率谱密度表示。相位噪声采用相对值表示:相位噪声相当于一个噪声源对正弦波进行相位调制,若相位噪声较小,则调相指数(最大相偏)很小,φ(t)的功率谱与正弦波的功率谱相差不太大,所以用频谱分析仪测正弦频谱时,只能大致能观察相位噪声(但不准确,而且频谱分析仪的动态范围偏小)。相位噪声中,窄带分量就是杂散。通常我们说相位噪声很重要,那相位噪声如何影响指标,相位噪声又是怎么提出技术要求的呢?我们经常看到的指标要求邻信道功率比:≤-60dBc@±12.5kHz邻信选择性:≤-60dBc@±12.5kHz阻塞:≤-90dBc@±1MHz互调要求:≤-60dBc@±50kHz@±100kHz这些指标前文中讲过有一些与系统的线性有关,也与系统的相位噪声相关,那么是怎么与相位噪声有关的呢?这里我们先提一个概念,倒易混频正常mixing是拿LO当本振,去变RF的频率。倒易mixing是倒过来拿RF当本振,去变LO的频率。这两种mixing同时存在,只是强弱不同,与RF输入功率和LO远端相位噪声紧密相关。倒易混频相当于天线端噪底从-174dBm/Hz抬高到L(Δf)+Pi。邻道选择性、阻塞即为倒易混频的一种,相当于抬高底噪。以邻道选择性为例,根据倒易混频的要求即可算出对相位噪声的要求。对相位噪声的要求如下:第1邻道-60dBc@12.5kHz要求本振相位噪声必须低于-60-10log(12.5103)-10=-117dBc/Hz@12.5kHz。指标换算即为邻道功率比对相位噪声的最低要求,12.5k的相位噪声为环路外噪声,根据频率源的计算公式可知,邻道指标对相位噪声的要求主要由VCO的相位噪声决定。在VCO的设计时就需要注意相位噪声的要求。同样的对于发射指标-发射邻道抑制可以同样换算出相位噪声的要求。锁定时间跳频发射机在频率跳变期间留出一定的时间,给频率合成器修改频率。换频时间是指从频率合成器加载开始,到频率合成器的输出频率锁定,且相位抖动小于一定值(5°)的时间差。锁相环手册中一般会给出频率切换的时间,如下图所示锁定时间为25us,但是从频率加载的到锁定的时间是多少呢?这个要如何计算?我们都知道,锁相环的加载是每一个clk送一个数,如果上图锁相环一共有6个寄存器,每个寄存器有32位,clk是5Mbps,那么从加载到锁定的时间是:0.2*32*6+25=63.4us,在选择锁相环的时候就可以推算出锁定时间。杂散来源PLL电荷泵存在泄漏:参考频率、鉴相频率、数字时钟干扰等,这些都会以杂散的形式表现。电源存在纹波,DC-DC共模干扰,放大器产生幅度杂散,VCO产生相位杂散。若fout的n次(主要是2、3次)谐波频率大于fclk/2,就会折叠回0~ fclk/2, 任何fout必有一个影子fclk- fout 。这个称之为整数边界杂散杂散解决办法启用Δ-∑调制(dither),将杂散能量转换为相位噪声能量,被调制到频率高端,通过低通环路抑制,杂散降低,但相噪变差;电源:DC-DC开关频率的选择,低噪声LDO的选择;电源滤波器:抗共模干扰,抑制浪涌;单元电源:限流,抑制浪涌,限制地电流浪涌;布局:遵循PCB上噪声分布;内部干扰:远离DC-DC、数字器件;来源:射频通信链

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